CN101651133A - 降低电磁干扰的膜上芯片布线方法与结构 - Google Patents

降低电磁干扰的膜上芯片布线方法与结构 Download PDF

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Abstract

本发明公开了一种降低电磁干扰的膜上芯片布线方法和结构。该方法包括：提供一可挠性电路板；在该可挠性电路板上设置一芯片；以及在该可挠性电路板上设置一第一信号线、一第二信号线、一第一接地线以及一第二接地线。该第一、第二信号线设置于该第一与第二接地线之间，且该第一、第二接地线分别紧邻于该第一、第二信号线。该芯片包含有一第一信号接点、一第二信号接点以及一接地接点，该第一、第二信号线分别电连接于该第一、第二信号接点，而该第一、第二接地线均电连接于该接地接点。

Description

降低电磁干扰的膜上芯片布线方法与结构
技术领域
本发明涉及一种膜上芯片，尤指一种可降低电磁干扰的膜上芯片的布线方法及其相关结构。
背景技术
膜上芯片(chip on film，COF)，为一种被广泛运用来制造各种电子产品零件的封装技术，例如：液晶显示器(liquid crystal display，LCD)的驱动芯片(IC)。然而，以膜上芯片封装技术所制造的电子产品零件，在传输高速信号(例如：差动信号)时很容易产生电磁干扰(electronic magneticinterference，EMI)的问题，因而使得电子产品的整体效能下降。有鉴于此，如何抑止电磁干扰成为膜上芯片封装技术中一个重要的课题。
发明内容
因此本发明的目的在于提供一种膜上芯片的布线方法，来降低电磁干扰以解决上述的问题。
依据本发明的实施例，披露一种膜上芯片的布线方法。该方法包括：提供一可挠性电路板；在该可挠性电路板上设置一芯片，其中该芯片包含有一第一信号接点(pad)、一第二信号接点以及一接地接点；在该可挠性电路板上设置一第一信号线(trace)，其中该第一信号线电连接于该第一信号接点以传输一第一信号；在该可挠性电路板上设置一第二信号线，其中该第二信号线电连接于该第二信号接点以传输一第二信号；在该可挠性电路板上设置一第一接地线，其中该第一接地线电连接于该接地接点且紧邻于该第一信号线以降低电磁干扰；以及在该可挠性电路板上设置一第二接地线，其中该第二接地线电连接于该接地接点且紧邻于该第二信号线以降低电磁干扰，此外，该第一信号线与该第二信号线设置于该第一接地线与该第二接地线之间。
依据本发明的实施例，亦披露一种膜上芯片结构。该膜上芯片结构包括：一可挠性电路板；一芯片，设置于该可挠性电路板上，其中该芯片包含有一第一信号接点、一第二信号接点以及一接地接点；一第一信号线，设置于该可挠性电路板上，电连接于该第一信号接点以传输一第一信号；一第二信号线，设置于该可挠性电路板上，电连接于该第二信号接点以传输一第二信号；一第一接地线，设置于该可挠性电路板上，电连接于该接地接点且紧邻于该第一信号线以降低电磁干扰；以及一第二接地线，设置于该可挠性电路板上，电连接于该接地接点且紧邻于该第二信号线以降低电磁干扰，此外，该第一信号线与该第二信号线设置于该第一接地线与该第二接地线之间。
附图说明
图1为本发明膜上芯片结构的一实施例的平面示意图。
附图标记说明
10    芯片
11    第一信号接点
12    第二信号接点
13    接地接点
20    可挠性电路板
21    第一信号线
22    第二信号线
23    中央接地线
24    第一接地线
25    第二接地线
30    扇出区
具体实施方式
请参阅图1，图1为本发明膜上芯片结构100的一实施例的平面示意图。如图1所示，膜上芯片结构100包含有一芯片10(例如：一驱动IC)以及一可挠性电路板20(例如：一软性印刷电路(flexible printed circuit，FPC)板)。芯片10具有多个接点，包含有一第一信号接点11、一第二信号接点12以及一接地接点13；可挠性电路板20具有多条传输线，包含有一第一信号线21、一第二信号线22、一中央接地线23、一第一接地线24以及一第二接地线25。以下将对膜上芯片结构100的运作方式作进一步说明，然而，此仅是作为范例说明之用，并非为本发明的限制。
如图1所示，第一信号线21与第二信号线22设置于第一接地线24与第二接地线25之间，第一信号线21相邻于第二信号线22，第一接地线24与第二接地线25互相对称。在本实施例中，第一接地线24紧邻且平行于第一信号线21，第二接地线25亦紧邻且平行于第二信号线22；第一信号线21与第一接地线24间的间隔等宽于第二信号线22与第二接地线25间的间隔；第一接地线24的线宽等宽于第二接地线25的线宽。此外，第一接地线24与第二接地线25由中央接地线23延伸出直到一扇出区(fan-out area)30为止，在扇出区30中第一信号线21与第二信号线22会向外扇出。
如图1所示，芯片10通过结合其多个接点与可挠性电路板20上的部分走线的内引脚而设置于可挠性电路板20上，第一信号线21电连接于第一信号接点11以传输由第一信号接点11所输出的一第一信号，第二信号线22电连接于第二信号接点12以传输由第二信号接点12所输出的一第二信号，其中该第一信号与该第二信号均为数据传输速率大于10MHz的高速信号，在本实施例中，第一信号与第二信号为一组分别具有正极性与负极性的差动信号，而第一信号线21与第二信号线22为一组差动信号对，用以传输该组差动信号。
此外，第一接地线24与第二接地线25经由中央接地线23电连接于接地接点13，接地接点13则提供第一接地线24与第二接地线25一接地电压准位，因此第一接地线24与第二接地线25能遮蔽第一信号线21与第二信号线22传输该组差动信号(亦即：高速信号)时所产生的电磁干扰。
在上述实施例中，第一接地线24与第二接地线25的形状均为直线，且平行于第一信号线21与第二信号线22，然而，此仅是本发明的一优选实施例，而并非为本发明的限制，实作上，只要能降低电磁干扰，任何形状的接地线均隶属于本发明的范畴。
综观上述所云，本发明利用于连接一接地电压准位且形状相互对称的接地线之间设置高速信号线，以达到降低电磁干扰的目的。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种降低电磁干扰的膜上芯片布线方法，包括：
提供一可挠性电路板；
在该可挠性电路板上设置一芯片，其中该芯片包含有一第一信号接点、一第二信号接点以及一接地接点；
在该可挠性电路板上设置一第一信号线，其中该第一信号线电连接于该第一信号接点以传输一第一信号；
在该可挠性电路板上设置一第二信号线，其中该第二信号线电连接于该第二信号接点以传输一第二信号；
在该可挠性电路板上设置一第一接地线，其中该第一接地线电连接于该接地接点且紧邻于该第一信号线以降低电磁干扰；以及
在该可挠性电路板上设置一第二接地线，其中该第二接地线电连接于该接地接点且紧邻于该第二信号线以降低电磁干扰；
其中该第一信号线与该第二信号线设置于该第一接地线与该第二接地线之间。
2.如权利要求1所述的方法，其中该第一信号与该第二信号均为数据传输速率大于10MHz的高速信号。
3.如权利要求1所述的方法，其中该第一接地线与该第二接地线互相对称。
4.如权利要求3所述的方法，其中该第一信号线平行于该第一接地线，该第二信号线平行于该第二接地线，以及该第一信号线与该第一接地线间的间隔等宽于该第二信号线与该第二接地线间的间隔。
5.如权利要求3所述的方法，其中该第一接地线的线宽等宽于该第二接地线的线宽。
6.如权利要求3所述的方法，其中该第一信号线紧邻于该第二信号线。
7.如权利要求6所述的方法，其中该第一信号与该第二信号为一组分别具有正极性与负极性的差动信号，该第一信号线与该第二信号线为一组差动信号对以传输该组差动信号。
8.一种降低电磁干扰的膜上芯片结构，包括：
一可挠性电路板；
一可挠性电路板；
一芯片，设置于该可挠性电路板上，其中该芯片包含有一第一信号接点、一第二信号接点以及一接地接点；
一第一信号线，设置于该可挠性电路板上，电连接于该第一信号接点以传输一第一信号；
一第二信号线，设置于该可挠性电路板上，电连接于该第二信号接点以传输一第二信号；
一第一接地线，设置于该可挠性电路板上，电连接于该接地接点且紧邻于该第一信号线以降低电磁干扰；以及
一第二接地线，设置于该可挠性电路板上，电连接于该接地接点且紧邻于该第二信号线以降低电磁干扰；
其中该第一信号线与该第二信号线设置于该第一接地线与该第二接地线之间。
9.如权利要求8所述的结构，其中该第一信号与该第二信号均为数据传输速率大于10MHz的高速信号。
10.如权利要求8所述的结构，其中该第一接地线与该第二接地线互相对称。
11.如权利要求10所述的结构，其中该第一信号线平行于该第一接地线，该第二信号线平行于该第二接地线，以及该第一信号线与该第一接地线间的间隔等宽于该第二信号线与该第二接地线间的间隔。
12.如权利要求10所述的结构，其中该第一接地线的线宽等宽于该第二接地线的线宽。
13.如权利要求10所述的结构，其中该第一信号线紧邻于该第二信号线。
14.如权利要求13所述的结构，其中该第一信号与该第二信号为一组分别具有正极性与负极性的差动信号，该第一信号线与该第二信号线为一组差动信号对以传输该组差动信号。
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