CN107039329B - 针对薄基板的小尺寸封装体的封装方法及封装体 - Google Patents

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Abstract

本发明提供一种针对薄基板的小尺寸封装体的封装方法及封装体，所述封装方法包括如下步骤：提供一薄基板，所述薄基板具有至少一个芯片区及包围所述芯片区的外框；在所述外框表面设置一加强板；在所述芯片区设置芯片，并进行金属引线键合；注胶，塑封芯片及金属引线，其中在所述注胶步骤中，从所述薄基板芯片区的上方注胶；去除所述外框及加强板，形成独立的塑封体。本发明的优点在于，在薄基板表面覆盖加强板，加强板增加了薄基板的强度，避免薄基板发生变形翘曲，进而克服变形翘曲带来的缺陷。

Description

针对薄基板的小尺寸封装体的封装方法及封装体
技术领域
本发明涉及半导体封装领域，尤其涉及一种针对薄基板的小尺寸封装体的封装方法及封装体。
背景技术
在半导体封装领域，薄基板使用非常广泛。而由于薄基板本身具有重量，且在粘贴芯片后，重量进一步增加，因此，在操作、传输、加热等过程中，薄基板易发生变形翘曲。图1是现有的薄基板装入料盒中的示意图。参见图1，尺寸为240mm*74mm*100μm的薄基板10放置在料盒11中时，其中间部位会向下翘曲，变形高度L可达到5毫米。变形翘曲会导致卡料，压线，模塑翘曲，外观尺寸超规范，产品良率低等缺陷。
现有的具有薄基板的封装体的封装方法是从薄基板的侧面注胶。图2是现有的薄基板的顶部示意图。参见图2，薄基板10的一侧边上具有多个注胶凹槽12。在塑封模具的侧面临近薄基板10的侧壁的位置设置有注胶口(附图中未标示)，塑封胶从模具侧面的注胶口流至注胶凹槽12，进而可从薄基板10的侧面开始注胶塑封。现有的具有薄基板的封装体的封装方法的缺点在于，注胶时，塑封胶从薄基板10的侧面冲出，塑封胶的冲向只有一个方向，会导致金属引线被塑封胶冲击后朝向一个方向倾斜。图3A及图3B是采用现有的封装方法封装的具有薄基板的封装体的X射线衍射图，参见图3A及图3B，箭头所示方向为塑封胶的冲向，两个金属引线13也朝向该方向倾斜。
发明内容
本发明所要解决的技术问题是，提供一种针对薄基板的小尺寸封装体的封装方法及封装体，其能够增加薄基板的强度，避免薄基板发生变形翘曲，进而克服变形翘曲带来的缺陷。
为了解决上述问题，本发明提供了一种针对薄基板的小尺寸封装体的封装方法，包括如下步骤：提供一薄基板，所述薄基板具有至少一个芯片区及包围所述芯片区的外框；在所述外框表面设置一加强板，在所述芯片区设置芯片，并进行金属引线键合；注胶，塑封芯片及金属引线，其中在所述注胶步骤中，从所述薄基板芯片区的上方注胶；去除所述外框及加强板，形成独立的塑封体。
进一步，所述加强板的厚度为0.1～0.4毫米。
进一步，所述加强板通过粘结剂粘贴在所述外框表面。
进一步，所述薄基板的厚度小于等于0.12毫米。
进一步，所述薄基板包括多个芯片区，在相邻的两芯片区之间，所述外框具有肋条，在所述肋条的表面设置有加强板。
本发明还提供一种具有薄基板的小尺寸封装体，包括一薄基板、设置在所述薄基板芯片区的芯片及塑封所述芯片的塑封体，所述芯片通过多条金属引线与引脚电连接，至少两条金属引线由注胶冲线使得倾斜方向不同。
进一步，所述薄基板的厚度小于等于0.12毫米。
进一步，设置在所述芯片相对两侧的金属引线的倾斜方向相反。
进一步，设置在芯片同一侧的金属引线倾斜方向相同。
进一步，所有所述金属引线的倾斜方向以形成塑封体时的注胶处为中心向外发散。
本发明的优点在于，在薄基板表面覆盖加强板，加强板增加了薄基板的强度，避免薄基板发生变形翘曲，进而克服变形翘曲带来的缺陷。
附图说明
图1是现有的薄基板装入料盒中的示意图；
图2是现有的薄基板的顶部示意图；
图3A及图3B是采用现有的封装方法封装的具有薄基板的封装体的X射线衍射图；
图4是本发明针对薄基板的小尺寸封装体的封装方法的步骤示意图；
图5A～5C是本发明封装方法的工艺流程示意图；
图6A为本发明封装体俯视的X射线衍射图；
图6B为本发明封装体侧视的X射线衍射图；
图7是本发明封装体的结构示意图。
具体实施方式
下面结合附图对本发明提供的针对薄基板的小尺寸封装体的封装方法及封装体的具体实施方式做详细说明。
图4是本发明针对薄基板的小尺寸封装体的封装方法的步骤示意图。参见图4，本发明针对薄基板的小尺寸封装体的封装方法包括如下步骤：步骤S40、提供一薄基板，所述薄基板具有至少一个芯片区及包围所述芯片区的外框；步骤S41、在所述外框表面设置一加强板；步骤S42、在所述芯片区设置芯片，并进行金属引线键合；步骤S43、注胶，塑封芯片及金属引线，其中在所述注胶步骤中，从所述薄基板芯片区的上方注胶；步骤S44、去除所述外框及加强板，形成独立的塑封体。
参见步骤S40，提供一薄基板，所述薄基板的厚度小于等于0.12毫米，例如0.1毫米。在本具体实施方式中，以薄基板的长、宽及高的尺寸为240mm*74mm*0.1mm为例说明本发明技术方案。参见他图5A所示，薄基板500具有至少一个芯片区501及包围所述芯片区 501的外框502，本发明的技术方案不涉及更改芯片区501的结构，所述芯片区501的结构与现有的芯片区的结构相同，因而在附图中仅示意性地标示出芯片区501，并未绘示出其详细结构。进一步，在本具体实施方式中，所述薄基板500包括多个芯片区501，在相邻的两芯片区501之间，所述外框502具有肋条503。所述肋条503连接两侧外框502，以加强所述薄基板500的强度。所述薄基板500的结构与现有技术中的薄基板(例如图2所示的薄基板10)的结构相同。
参见步骤S41，在所述外框502表面设置一加强板600，参见图5B及图5C所示。所述加强板600仅覆盖外框502的表面，并不覆盖芯片区501，例如，所述加强板600覆盖所述外框502的上表面。在本具体实施方式中，由于肋条503的存在，加强板600也覆盖所述肋条503的上表面。进一步，所述加强板600的厚度为0.1～0.4毫米，例如0.1毫米、0.2 毫米、0.3毫米及0.4毫米，在本具体实施方式中，在240mm*74mm*0.1mm的薄基板上覆盖0.25毫米厚度的加强板600。所述加强板600可通过粘结剂粘贴在所述外框502表面，参见图5B，所述加强板600可通过粘结剂601粘贴在所述薄基板的外框502表面。
参见步骤S42，在所述芯片区501设置芯片(附图中未标示)，并进行金属引线键合。所述设置芯片及金属引线键合的方法为现有的方法，本发明不再进行详细描述。
参见步骤S43，注胶，塑封芯片及金属引线。其中在所述注胶步骤中，从所述薄基板500的芯片区501的上方注胶。在所述薄基板500的表面设置有加强板600，其会将位于薄基板500的侧边上的多个注胶凹槽覆盖，因此，无法从从薄基板500的芯片区501的侧面注胶。本发明封装方法从芯片区501的上方注胶的一个优点是，可避免加强板600影响注胶，另一个优点在，液态的塑封胶从芯片区501上方注入，注胶冲线方向会向不同方向发散，会使得不同金属引线受到的注胶冲线的方向不同，进而至少两个金属引线的倾斜方向不同。所述注胶冲线指的是塑封胶注入后的轨迹。参见图6A及图6B所示，其中图6A为封装体俯视的X射线衍射图，图6B为封装体侧视的X射线衍射图，箭头所示方向为塑封胶的注胶冲线的方向，可见，注胶冲线方向冲向不同，两个金属引线的的倾斜方向也不同，其原理类似于，从芯片区501注入一股水流，水流碰到下方结构时，会向四周发散，而不会仅向一个方向冲击。
参见步骤S44，去除所述外框502及加强板600，形成独立的塑封体。由于所述加强板 600覆盖在外框502的表面，因此，去除外框502的同时即可去除加强板600，不需要额外增加工艺。去除方法可以采用本领域常规的切筋等方法，本文不再赘述。
本发明针对薄基板的小尺寸封装体的封装方法在薄基板表面覆盖加强板，所述加强板的材料可以是类似于芯板的树脂，加强板增加了薄基板的强度，避免薄基板发生变形翘曲，进而克服变形翘曲带来的缺陷。
本发明还提供一种具有薄基板的小尺寸封装体。参见图7，所述封装体包括一薄基板 700、设置在所述薄基板700芯片区的芯片701及塑封所述芯片701的塑封体702，所述芯片701通过多条金属引线703与引脚(附图中未标示)电连接，至少两条金属引线703由注胶冲线使得倾斜方向不同。参见图6B所示，箭头所示方向为塑封胶的注胶冲线的方向，可见，注胶冲线方向冲向不同，两个金属引线703的倾斜方向也不同。
其中，所述薄基板700的厚度小于等于0.12毫米，其具体结构在上文已经描述，这里不再赘述。进一步，由于塑封胶从上方注入，可能会导致设置在所述芯片701相对两侧的金属引线703的倾斜方向相反，或者设置在芯片701同一侧的金属引线703倾斜方向相同。若所述塑封胶的注胶冲线控制得到，其均匀向四周发散，则所有所述金属引线703的倾斜方向以形成塑封体时的注胶处为中心向外发散。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种针对薄基板的小尺寸封装体的封装方法，其特征在于，包括如下步骤：
提供一薄基板，所述薄基板具有至少一个芯片区及包围所述芯片区的外框；其中，在相邻的两芯片区之间，所述外框具有肋条；
在所述外框表面及所述肋条的表面设置一加强板，
在所述芯片区设置芯片，并进行金属引线键合；
注胶，塑封芯片及金属引线，其中在所述注胶步骤中，从所述薄基板芯片区的上方注胶；
去除所述外框及加强板，形成独立的塑封体。
2.根据权利要求1所述的封装方法，其特征在于，所述加强板的厚度为0.1～0.4毫米。
3.根据权利要求1所述的封装方法，其特征在于，所述加强板通过粘结剂粘贴在所述外框表面。
4.根据权利要求1所述的封装方法，其特征在于，所述薄基板的厚度小于等于0.12毫米。
5.一种具有薄基板的小尺寸封装体，其特征在于，包括一薄基板、设置在所述薄基板芯片区的芯片及塑封所述芯片的塑封体，所述芯片通过多条金属引线与引脚电连接，至少两条金属引线由注胶冲线使得倾斜方向不同。
6.根据权利要求5所述的小尺寸封装体，其特征在于，所述薄基板的厚度小于等于0.12毫米。
7.根据权利要求5所述的小尺寸封装体，其特征在于，设置在所述芯片相对两侧的金属引线的倾斜方向相反。
8.根据权利要求5所述的小尺寸封装体，其特征在于，设置在芯片同一侧的金属引线倾斜方向相同。
9.根据权利要求5所述的小尺寸封装体，其特征在于，所有所述金属引线的倾斜方向以形成塑封体时的注胶处为中心向外发散。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261967A (zh) * 2008-04-29 2008-09-10 日月光半导体制造股份有限公司 加强型封装载板及其制造方法
CN101295652A (zh) * 2007-04-28 2008-10-29 同欣电子工业股份有限公司 以软板进行封装的制程方法及供制程用的载具

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016084703A1 (ja) * 2014-11-25 2016-06-02 旭硝子株式会社 基板の貼合装置及び貼合方法並びに電子デバイスの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295652A (zh) * 2007-04-28 2008-10-29 同欣电子工业股份有限公司 以软板进行封装的制程方法及供制程用的载具
CN101261967A (zh) * 2008-04-29 2008-09-10 日月光半导体制造股份有限公司 加强型封装载板及其制造方法

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