CN107005248B - 相关双采样积分电路 - Google Patents

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Abstract

本发明实施例提供一种相关双采样积分电路，其包括：采样保持模块、储能单元以及反馈模块，所述采样保持模块用于对不同输入信号进行采样和保持处理，所述储能单元用于存储采样和保持处理后的输入信号对应的电荷以产生节点信号，所述反馈模块用于与储能单元形成负反馈回路，进而控制在积分阶段的节点信号和在复位阶段的节点信号保持一致，以避免所述相关双采样积分电路的输出跳变，因此，相关双采样积分电路在消除了运放1/f噪声和失配电压等造成的噪声的同时，避免或者减弱了随着积分次数的增加导致的相关双采样积分电路的输出跳变。

Description

相关双采样积分电路
技术领域
本发明实施例涉及电路技术领域，尤其涉及一种相关双采样积分电路。
背景技术
为了减小积分电路中运放1/f噪声、失配电压的影响，通常会引入相关双采样技术，具体地通过对不同输入信号进行先后前后两次采样，将两次采样后的输入信号进行模拟相减，以消除运放1/f噪声和失配电压等造成的噪声，从而获得真实的信号电平。
一种示例性相关双采样积分电路包括：采样电路、储能电容以及放大器，采样电路在两相非交叠时钟Φ1、Φ2的控制下进行分时采样。在时钟Φ1为高、时钟Φ2为低时，储能电容Ci的正极板采样输入信号V1，同时负极板可采样到放大器的1/f噪声和失配电压导致的噪声；在时钟Φ1为低、时钟Φ2为高时，储能电容Ci的正极板采样输入信号V2，同时负极板同样可采样到放大器的1/f噪声、失配电压导致的噪声。若连续两个相位的1/f噪声和失配电压基本不变，相邻两个采样时段相比，放大器的输出电压的变化量将不受1/f和失配电压的影响，从而消除了运放1/f噪声和失配电压等造成的噪声。
但是，上述示例性相关双采样积分电路中，在时钟Φ1从低变高的时刻，放大器的输出会从时钟Φ2为高阶段的输出值跳变为共模电压Vcm；同样在时钟Φ2从低变高的时刻，放大器的输出会从共模电压Vcm跳至原来时钟Φ2阶段的输出值与积分值之和，由此会导致随着积分次数的增加，相关双采样积分电路的输出跳变越来越大。
发明内容
本发明实施例的目的在于提供一种相关双采样积分电路，用以至少解决现有技术中的上述问题。
为实现本发明实施例的目的，本发明实施例提供了一种相关双采样积分电路，其包括：采样保持模块、储能单元以及反馈模块，所述采样保持模块用于对不同输入信号进行采样和保持处理，所述储能单元用于存储采样和保持处理后的输入信号对应的电荷以产生节点信号，所述反馈模块用于与储能单元形成负反馈回路，进而控制在积分阶段的节点信号和在复位阶段的节点信号保持一致，以避免所述相关双采样积分电路的输出跳变。
可选地，在本发明的一实施例中，所述反馈模块包括：差分放大器以及开关单元，用于分别与储能单元形成不同的负反馈回路，进而分别对所述储能单元在所述积分阶段和复位阶段产生的节点信号进行控制，使得在所述积分阶段的节点信号和在所述复位阶段的节点信号保持一致。
可选地，在本发明的一实施例中，所述反馈模块包括第一差分放大器、第二差分放大器、第一开关单元、第二开关单元，所述第一开关单元导通，且所述第二开关单元关断，使得所述第二差分放大器、第一开关单元与所述储能单元形成第一反馈回路，所述第一差分放大器、所述第二差分放大器与所述储能单元形成第二反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述反馈模块包括第一差分放大器、第二差分放大器、第一开关单元、第二开关单元，所述第一开关单元关断，且所述第二开关单元导通，使得所述储能单元与所述第一差分放大器形成第三反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述采样保持模块包括采样单元和保持单元，所述采样单元用于对不同输入信号进行采样，保持单元用于对采样到的输入信号进行保持处理；所述保持单元的一端与所述采样单元连接，另一端分别与所述第一开关单元的一端、所述储能单元的一端、所述第一差分放大器的反相端连接，所述第一差分放大器的输出端、所述储能单元的另一端分别与所述第二差分放大器的正相端和反相端连接，且所述第二开关单元跨接在所述第二差分放大器的正相端和反相端之间，所述第一开关单元的另一端与第二差分放大器的输出端连接。
可选地，在本发明的一实施例中，所述第一开关单元和所述第二开关单元的关断、导通由两相非交叠时钟信号分别进行控制。
可选地，在本发明的一实施例中，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步导通，所述第二开关单元与所述第四开关单元同步关断，使得所述第二差分放大器、所述第一开关单元与所述储能单元形成第一反馈回路，所述第一差分放大器、所述第二差分放大器与所述储能单元形成第二反馈回路。
可选地，在本发明的一实施例中，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，且所述第一开关单元与所述第三开关单元同步关断，所述第二开关单元与所述第四开关单元同步导通，使得储能单元与所述第一差分放大器形成第三反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述反馈模块包括单输入单输出放大器、第二差分放大器、第一开关单元、第二开关单元，第一开关单元导通，且第二开关单元关断，使得所述第二差分放大器、所述第一开关单元形成第四反馈回路，所述单输入单输出放大器、所述第二差分放大器与储能单元形成第五反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述反馈模块包括单输入单输出放大器、第二差分放大器、第一开关单元、第二开关单元，第所述一开关单元关断，且第二开关单元导通，使得所述储能单元与所述单输入单输出形成第六反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述采样保持模块包括采样单元和保持单元，所述采样单元用于对不同输入信号进行采样，所述保持单元用于对采样到的输入信号进行保持处理；所述保持单元的一端与所述采样单元连接，另一端分别与所述第一开关单元的一端、所述单输入单输出放大器的输入端、所述第二差分放大器的反相端连接，所述单输入单输出放大器的输出端与所述储能单元的一端连接，所述储能单元的另一端与所述第二差分放大器的正相端连接，且所述第二开关单元跨接在所述第二差分放大器的正相端和反相端之间，所述第一开关单元的另一端与第二差分放大器的输出端连接。
可选地，在本发明的一实施例中，所述第一开关单元和所述第二开关单元的关断、导通由两相非交叠时钟信号分别进行控制。
可选地，在本发明的一实施例中，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步导通，所述第二开关单元与所述第四开关单元同步关断，使得所述第二差分放大器、第一开关单元形成第四反馈回路，所述单输入单输出放大器、所述第二差分放大器与所述储能单元形成第五反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步关断，所述第二开关单元与所述第四开关单元同步导通，使得储能单元与所述单输入单输出放大器形成第六反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
可选地，在本发明的一实施例中，所述第二开关单元可为第二钟控关断器；和/或，所述第一开关单元可为第一钟控关断器。
本发明实施例中，相关双采样积分电路主要包括采样保持模块、储能单元以及反馈模块，所述采样保持模块用于对不同输入信号进行采样和保持处理，所述储能单元用于存储采样和保持处理后的输入信号对应的电荷以产生节点信号，所述反馈模块用于与储能单元形成负反馈回路，进而控制在积分阶段的节点信号和在复位阶段的节点信号保持一致，以避免所述相关双采样积分电路的输出跳变。所述反馈模块可以包括：差分放大器以及开关单元，用于分别与储能单元形成不同的负反馈回路，进而分别对所述储能单元在所述积分阶段和复位阶段产生的节点信号进行控制，使得在所述积分阶段的节点信号和在所述复位阶段的节点信号保持一致，因此，相关双采样积分电路在消除了运放1/f噪声和失配电压等造成的噪声的同时，避免或者减弱了随着积分次数的增加导致的相关双采样积分电路的输出跳变。
附图说明
图1为本发明实施例一中相关双采样积分电路结构示意图；
图2为本发明实施例二中相关双采样积分电路的具体结构示意图；
图3为本发明实施例三中相关双采样积分电路结构示意图；
图4为本发明实施例四中相关双采样积分电路的具体结构示意图；
图5为本发明实施例五中相关双采样积分电路框图。
具体实施方式
以下将配合图式及实施例来详细说明本申请的实施方式，藉此对本申请如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
本发明下述实施例中的相关双采样积分电路主要包括采样保持模块、储能单元以及反馈模块，所述采样保持模块用于对不同输入信号进行采样和保持处理，所述储能单元用于存储采样和保持处理后的输入信号对应的电荷以产生节点信号(如节点电压)，所述反馈模块用于与储能单元形成负反馈回路，进而控制在积分阶段的节点信号和在复位阶段的节点信号保持一致，以避免所述相关双采样积分电路的输出跳变。所述反馈模块可以包括：差分放大器以及开关单元，用于分别与储能单元形成不同的负反馈回路，进而分别对所述储能单元在所述积分阶段和复位阶段产生的节点信号进行控制，使得在所述积分阶段的节点信号和在所述复位阶段的节点信号保持一致，因此，相关双采样积分电路在消除了运放1/f噪声和失配电压等造成的噪声的同时，避免或者减弱了随着积分次数的增加导致的相关双采样积分电路的输出跳变。
本发明下述实施例中，将结合示例性的具体电路对上述相关采样电路做示意性的解释。
图1为本发明实施例一中相关双采样积分电路结构示意图；如图1所示，其包括：采样保持模块101、反馈模块102，所述反馈模块102包括第一差分放大器112、第二差分放大器122、第一开关单元142、第二开关单元132。第一开关单元142和第二开关单元132可配置为具有相反的导通状态，比如，当第一开关单元142导通，且第二开关单元132关断，使得所述第二差分放大器122、第一开关单元142可与储能单元(图中未示出)形成第一反馈回路；第一差分放大器112、第二差分放大器122可与储能单元形成第二反馈回路，以对所述储能单元在复位阶段产生的节点信号进行控制。当第一开关单元142关断，且第二开关单元132导通，使得储能单元与第一差分放大器112形成第三反馈回路，以对所述储能单元在积分阶段产生的节点信号进行控制。因此，本实施例提供的相关双采样积分电路可以使得在所述积分阶段的节点信号和在所述复位阶段的节点信号保持一致，在消除运放1/f噪声和失配电压等造成的噪声的同时，避免或者减弱了随着积分次数的增加相关双采样积分电路的输出跳变。
图2为本发明实施例二中相关双采样积分电路的具体结构示意图；如图2所示，本实施例中，第一差分放大器112又记为运放1、第二差分放大器122又记为运放2，其中：
所述采样保持模块包括采样单元111和保持单元121，所述采样单元111用于分别对不同输入信号(V1、V2)进行采样，保持单元121(如保持电容Ci)用于对采样到的输入信号进行保持处理，所述保持单元121的一端与所述采样单元111连接，另一端分别与第一开关单元142(又记为S4)的一端、储能单元103(图中如储能电容Cf)的一端、第一差分放大器112的反相端连接，第一差分放大器112的输出端、储能单元103的另一端分别与第二差分放大器122的正相端和反相端连接，且所述第二开关单元132(又记为S3)跨接在第二差分放大器122的正相端和反相端之间，第一开关单元142的另一端与第二差分放大器122的输出端连接。
本实施例中，具体地，所述第一开关单元142和所述第二开关单元132相反的导通状态可由两相非交叠时钟信号Φ1、Φ2分别进行控制。
进一步地，本实施例中，所述采样保持模块101具体包括第三开关单元131(又记为S1)、第四开关单元141(又记为S2)，第三开关单元131、第四开关单元141可配置为具有相反的导通状态，具体比如第三开关单元131、第四开关单元141相反的导通状态同样可用上述两相非交叠时钟信号Φ1、Φ2分别进行控制，即两相非交叠时钟信号Φ1、Φ2分别控制第三开关单元131、第四开关单元141进行开关动作使得第三开关单元131、第四开关单元141具有相反的导通状态，以对输入信号V1进行采样。与此同时，所述第一开关单元142与所述第三开关单元131同步导通，所述第二开关单元132与所述第四开关单元141同步关断，使得所述第二差分放大器122、第一开关单元142与储能单元103形成第一反馈回路，第一差分放大器112、第二差分放大器122与储能单元103形成第二反馈回路，从而可对所述储能单元103在复位阶段产生的节点信号进行控制。
进一步地，两相非交叠时钟信号Φ1、Φ2分别控制第三开关单元131、第四开关单元141进行开关动作使第三开关单元131、第四开关单元141具有不同的导通状态，以对输入信号V2进行采样，同时，所述第一开关单元142与所述第三开关单元131同步关断，且所述第二开关单元132与所述第四开关单元141同步导通，使得储能单元103与第一差分放大器112形成第三反馈回路，以对所述储能单元103在积分阶段产生的节点信号进行控制，从而可使得在积分阶段的节点信号和在复位阶段的节点信号保持一致。
在一种可选的实施例中，比如，将时钟信号Φ1为高且时钟信号Φ2为低时定义为复位阶段，相反，则为积分阶段；一方面假设不考虑运放1/f噪声和失配电压等造成的噪声；另外一方面假设第二差分放大器122的增益为1，储能电容的初始电荷为0，共模电压Vcm为0；对应地，本实施例中的相关双采样积分电路工作过程如下：
在第1个复位阶段，时钟信号Φ1为高且时钟信号Φ2为低，使得第三开关单元131和第一开关单元142均导通，第四开关单元141和第二开关单元132均关断，此时储能单元103的两端跨接在第二差分放大器122的负相端和输出端，使得形成所述第一负反馈回路，此时注入到节点2的电荷都会被第二差分放大器122吸收，但由于第三开关S3的关断，注入到节点2的电荷不会转移到储能单元103中，从而可使得储能单元103的电荷被保持住。也即无论此时保持单元121的正极板的电压如何变化都不会影响到积分电路的输出Vout。另外，由于第一差分放大器112、第二差分放大器122和储能单元103形成了所述第二负反馈回路，并且由于第二差分放大器122处于虚短状态，节点2的电压等于共模电压Vcm且同为0V，因此储能单元103负极板的电压为0，保持单元121负极板的电压同为0，而保持单元121正极板的电压为输入信号V1的电压。
在第1个积分阶段，第四开关单元141和第二开关单元132均导通，第三开关单元131和第一开关单元142均关断。此时第二差分放大器122从环路中被去除，储能单元103的两端分别跨接在第一差分放大器112的负相端和输出端，从而形成了第三负反馈回路，此时注入到节点2的电荷都会被储能单元103吸收。此时保持单元121的正极板由输入信号V1变为输入信号V2，因此，积分电路的输出Vout可根据式(1)计算。
Figure BDA0001230085920000081
在第2个复位阶段，类似上述第一复位阶段，储能电容Cf中的电荷不受保持单元121正极板的电压变化的影响，因此可得此时节点1B的电压为(V1-V2)Ci/Cf。由于第二差分放大器122虚短，节点1B和1A的电压一致，均等于共模电压Vcm，因此积分电路的输出Vout与第1个积分阶段的积分电路的输出Vout相等，即同样为根据公式(1)中确定的积分电路的输出Vout。
当考虑运放1/f噪声和失配电压等造成的噪声δV(T)，则可将这些噪声δV(T)等效到输入信号上，参照上述公式(1)，再经过上述第一个积分阶段后，积分电路的输出Vout由式(2)给出：
Figure BDA0001230085920000082
其中T为时钟周期 (2)
根据上述公式(2)可知，由于积分阶段和复位阶段的时间间隔较短，因此可近似认为噪声δV(T)、
Figure BDA0001230085920000083
相同，上述公式(2)中
Figure BDA0001230085920000084
近似为0，从而使得积分电路的输出Vout不受噪声δV(T)的影响。
图3为本发明实施例三中相关双采样积分电路结构示意图；图4为本发明实施例四中相关双采样积分电路的具体结构示意图。如图3、图4所示，本实施例中，其包括：反馈模块102、采样保持模块101，其中：
所述反馈模块102包括单输入单输出放大器152、第二差分放大器122、第一开关单元142、第二开关单元132，第一开关单元142导通，第二开关单元132关断，使得所述第二差分放大器122、第一开关单元142形成第四反馈回路，单输入单输出放大器152、第二差分放大器122与储能单元103形成第五反馈回路，以对所述储能单元103在所述复位阶段产生的节点信号进行控制。进一步地，第一开关单元142关断，第二开关单元132导通，使得储能单元103与单输入单输出放大器152形成第六反馈回路，以对所述储能单元103在所述积分阶段产生的节点信号进行控制。本实施例中，所述第一开关单元142和所述第二开关单元132的关断、导通可由上述两相非交叠时钟信号Φ1、Φ2分别进行控制。
所述采样保持模块101同样包括采样单元111和保持单元121，所述采样单元111用于对不同输入信号(V1、V2)进行采样，保持单元121用于对采样到的输入信号进行保持处理；具体地，所述保持单元121的一端与所述采样单元111连接，另一端分别与所述第一开关单元142的一端、所述单输入单输出放大器152的输入端、所述第二差分放大器122的反相端连接，所述单输入单输出放大器152的输出端与所述储能单元103的一端(正极板端)连接，所述储能单元103的另一端(负极板端)与所述第二差分放大器122的正相端连接，且所述第二开关单元132跨接在所述第二差分放大器122的正相端和反相端之间，所述第一开关单元142的另一端与第二差分放大器122的输出端连接。
具体地，所述采样保持模块101包括第三开关单元131、第四开关单元141，在两相非交叠时钟信号Φ1、Φ2的分别控制下进行开关动作，以对输入信号V1进行采样，同时，所述第一开关单元142与所述第三开关单元131同步导通，所述第二开关单元132与所述第四开关单元141同步关断，使得所述第二差分放大器122、第一开关单元142形成第四反馈回路，单输入单输出放大器152、第二差分放大器122与储能单元103形成第五反馈回路，以对所述储能单元103在所述复位阶段产生的节点信号进行控制。进一步地，第三开关单元131、第四开关单元141在两相非交叠时钟信号Φ1、Φ2的分别控制下，以对输入信号V2进行采样，同时，所述第一开关单元142与所述第三开关单元131同步关断，所述第二开关单元132与所述第四开关单元141同步导通，使得储能单元103与单输入单输出放大器152形成第六反馈回路，以对所述储能单元103在所述积分阶段产生的节点信号进行控制。
本实施例中在储能电容负极板和单输入单输出放大器152的负相端之间的第二开关单元132，导致形成了两个节点即：节点2A、2B，相当于插入了两个节点，而由于第二差分放大器122虚短，节点2A、2B的节点电压(作为节点信号)均等于共模电压Vcm，基本维持一个恒定的电压，进而使得节点2A、2B的节点信号不随积分次数变化而变化，在消除了运放1/f噪声和失配电压等造成的噪声的同时，避免了随着积分次数的增加相关双采样积分电路的输出跳变。
另外，与上述实施例二不同的是，将上述第一差分放大器替换为单输入单输出放大器152，可通过单输入单输出放大器152内部产生一个共模电压Vcm，从而进一步降低了功耗和噪声。
再者，由于积分阶段和保持阶段第二开关单元132的开关动作相反，使得电荷注入效应也相反，而对于储能电容来说，由于在一个周期内注入效应导致的其上的电荷量可能会有差异，因此每个周期内储能电容可能会有部分残留电荷，理想情形下，每个周期内储能电容没有残留电荷，但是，由于每个周期的残留电荷的电荷量几乎相等或者没有残留电荷，从而进一步使得电荷注入效应并不会影响积分电路的线性度。
图5为本发明实施例五中相关双采样积分电路框图；如图5所示，其包括：采样保持模块101和反馈模块102，所述反馈模块102包括：第一加法器112a、放大单元112b、多个储能单元103、第二钟控关断器132’、第二加法器122a、缓冲电路122b以及第一钟控关断器142’；第一加法器112a与放大单元112b组合相当于上述第一差分放大器，第二钟控关断器132’相当于上述第二开关单元132，第一钟控关断器142’相当于第一开关单元142，第二加法器122a与缓冲电路122b相当于上述第二差分放大器122，第二钟控关断器132’可连接至任一储能单元103的i级联节点(i＝1、2……n)上，并相当于把与第二钟控关断器132’连接的级联节点分拆成了两个节点：节点i B(如节点2b)、节点iA(如节点2A)。比如上图中，如果第二钟控关断器132’连接至级联节点3，则相当于把该级联节点3通过第二钟控关断器132’拆分成了节点3B、3A,从而再通过所述反馈模块102，可控制节点iB、iA的节点信号不随积分次数变化而变化，在消除了运放1/f噪声和失配电压等造成的噪声的同时，避免了随着积分次数的增加相关双采样积分电路的输出跳变。
对图5相关双采样积分工作过程简要说明如下，详细过程可参考上述相关实施例记载：
在第1个复位阶段，采样单元111中的第三开关单元(图中未示出)、第一钟控关断器142’导通，第四开关单元(图中未示出)、第二钟控关断器132’关断，此时储能单元103的两端跨接在第一加法器112a的反相端和放大输出端，使得形成所述第一负反馈回路；由第一加法器112a、放大单元112b、第二加法器122a和储能单元103形成了所述第二负反馈回路。
在第1个积分阶段，采样单元111中的第四开关单元(图中未示出)、第二钟控关断器132’导通，第三开关单元(图中未示出)、第一钟控关断器142’关断。此时第二加法器122a从环路中被去除，储能单元103的两端分别跨接在第二加法器122a的负相端和正相端并形成上述第三负反馈回路。
需要说明的是，上述实施例中电路模块或者电路单元可以是单独的一个器件，也可以多个器件的组合，只要可以实现上述功能即可。
本申请的实施例所提供的装置可通过计算机程序实现。本领域技术人员应该能够理解，上述的单元以及模块划分方式仅是众多划分方式中的一种，如果划分为其他单元或模块或不划分块，只要信息对象的具有上述功能，都应该在本申请的保护范围之内。
本领域的技术人员应明白，本申请的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种相关双采样积分电路，其特征在于，包括：采样保持模块、储能单元以及反馈模块，所述采样保持模块用于对不同输入信号进行采样和保持处理，所述储能单元用于存储采样和保持处理后的输入信号对应的电荷以产生节点信号，所述反馈模块用于与储能单元形成负反馈回路，进而控制在积分阶段的节点信号和在复位阶段的节点信号保持一致；
其中，所述反馈模块包括：差分放大器以及开关单元，用于分别与储能单元形成不同的负反馈回路，进而分别对所述储能单元在所述积分阶段和复位阶段产生的节点信号进行控制，使得在所述积分阶段的节点信号和在所述复位阶段的节点信号保持一致；
所述差分放大器包括第一差分放大器和单输入单输出放大器中其一、以及第二差分放大器；所述开关单元包括第一开关单元和第二开关单元；当所述第一开关单元导通，且所述第二开关单元关断，使得所述第二差分放大器、所述第一开关单元与所述储能单元形成第一反馈回路，所述第一差分放大器和所述单输入单输出放大器中其一、所述第二差分放大器与所述储能单元形成第二反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
2.根据权利要求1所述的电路，其特征在于，所述第一开关单元关断，且所述第二开关单元导通，使得所述第一差分放大器和所述单输入单输出放大器中其一、与所述储能单元形成第三反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
3.根据权利要求1所述的电路，其特征在于，所述采样保持模块包括采样单元和保持单元，所述采样单元用于对不同输入信号进行采样，保持单元用于对采样到的输入信号进行保持处理；所述保持单元的一端与所述采样单元连接，另一端分别与所述第一开关单元的一端、所述储能单元的一端、所述第一差分放大器的反相端连接，所述第一差分放大器的输出端、所述储能单元的另一端分别与所述第二差分放大器的正相端和反相端连接，且所述第二开关单元跨接在所述第二差分放大器的正相端和反相端之间，所述第一开关单元的另一端与第二差分放大器的输出端连接。
4.根据权利要求1所述的电路，其特征在于，所述第一开关单元和所述第二开关单元的关断、导通由两相非交叠时钟信号分别进行控制。
5.根据权利要求4所述的电路，其特征在于，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步导通，所述第二开关单元与所述第四开关单元同步关断，使得所述第二差分放大器、所述第一开关单元与所述储能单元形成第一反馈回路，所述第一差分放大器和所述单输入单输出放大器中其一、所述第二差分放大器与所述储能单元形成第二反馈回路。
6.根据权利要求4所述的电路，其特征在于，其特征在于，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，且所述第一开关单元与所述第三开关单元同步关断，所述第二开关单元与所述第四开关单元同步导通，使得所述第一差分放大器和所述单输入单输出放大器中其一、与所述储能单元形成第三反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
7.根据权利要求1所述的电路，其特征在于，所述差分放大器包括单输入单输出放大器，当第一开关单元导通，且第二开关单元关断，使得所述第二差分放大器、所述第一开关单元形成第四反馈回路，所述单输入单输出放大器、所述第二差分放大器与储能单元形成第五反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
8.根据权利要求1所述的电路，其特征在于，所述差分放大器包括单输入单输出放大器，当所述一开关单元关断，且第二开关单元导通，使得所述储能单元与所述单输入单输出形成第六反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
9.根据权利要求7所述的电路，其特征在于，所述采样保持模块包括采样单元和保持单元，所述采样单元用于对不同输入信号进行采样，所述保持单元用于对采样到的输入信号进行保持处理；所述保持单元的一端与所述采样单元连接，另一端分别与所述第一开关单元的一端、所述单输入单输出放大器的输入端、所述第二差分放大器的反相端连接，所述单输入单输出放大器的输出端与所述储能单元的一端连接，所述储能单元的另一端与所述第二差分放大器的正相端连接，且所述第二开关单元跨接在所述第二差分放大器的正相端和反相端之间，所述第一开关单元的另一端与第二差分放大器的输出端连接。
10.根据权利要求7或8所述的电路，其特征在于，所述第一开关单元和所述第二开关单元的关断、导通由两相非交叠时钟信号分别进行控制。
11.根据权利要求10所述的电路，其特征在于，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步导通，所述第二开关单元与所述第四开关单元同步关断，使得所述第二差分放大器、第一开关单元形成第四反馈回路，所述单输入单输出放大器、所述第二差分放大器与所述储能单元形成第五反馈回路，以对所述储能单元在所述复位阶段产生的节点信号进行控制。
12.根据权利要求10所述的电路，其特征在于，其特征在于，所述采样保持模块包括第三开关单元、第四开关单元，在所述两相非交叠时钟信号的分别控制下，以对不同输入信号进行采样，同时所述第一开关单元与所述第三开关单元同步关断，所述第二开关单元与所述第四开关单元同步导通，使得储能单元与所述单输入单输出放大器形成第六反馈回路，以对所述储能单元在所述积分阶段产生的节点信号进行控制。
13.根据权利要求1所述的电路，其特征在于，所述第二开关单元为第二钟控关断器；和/或，所述第一开关单元为第一钟控关断器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111510079B (zh) * 2020-04-16 2022-10-04 南京邮电大学 一种基于相关双采样的伪差分结构微弱电流积分电路

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172631B1 (en) * 1998-11-05 2001-01-09 National Science Council Double-sampling pseudo-3-path bandpass sigma-delta modulator
US6750796B1 (en) * 2003-03-27 2004-06-15 National Semiconductor Corporation Low noise correlated double sampling modulation system
US7075475B1 (en) * 2004-08-13 2006-07-11 National Semiconductor Corporation Correlated double sampling modulation system with reduced latency of reference to input
JP2008079072A (ja) * 2006-09-22 2008-04-03 Victor Co Of Japan Ltd 固体撮像素子のｃｄｓ回路
CN101625718A (zh) * 2009-06-19 2010-01-13 复旦大学 双采样积分器
CN102035551A (zh) * 2007-11-20 2011-04-27 北京大学深圳研究生院 一种采样保持器
CN102522991A (zh) * 2011-12-31 2012-06-27 美商威睿电通公司 采用三角积分调制的模拟数字转换器
US8841962B1 (en) * 2013-04-26 2014-09-23 Linear Technology Corporation Leakage compensation for switched capacitor integrators
CN104796638A (zh) * 2015-04-20 2015-07-22 中国航天科技集团公司第九研究院第七七一研究所 一种用于cmos图像传感器的高速流水输出型相关双采样电路
CN105100657A (zh) * 2015-07-10 2015-11-25 中国科学院高能物理研究所 一种带基线调整的可变增益相关双采样电路
CN106415282A (zh) * 2016-08-16 2017-02-15 深圳市汇顶科技股份有限公司 一种电流采样保持电路及信号采集系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1485898A (zh) * 2002-09-25 2004-03-31 中国科学院微电子中心 低功耗相关双取样电路结构
US7068198B2 (en) * 2004-05-28 2006-06-27 Freescale Semiconductor, Inc. Double-sampled integrator system and method thereof
CN100433197C (zh) * 2005-03-17 2008-11-12 北京思比科微电子技术有限公司 低噪声相关双取样电路
US7852124B2 (en) * 2008-11-03 2010-12-14 Teledyne Scientific & Imaging, Llc Low noise correlated double sampling amplifier for 4T technology
TWI379515B (en) * 2008-11-06 2012-12-11 Novatek Microelectronics Corp Correlated double sampling circuit
US20100194447A1 (en) * 2009-02-05 2010-08-05 James Garrett Zero input bias current, auto-zeroed buffer for a sample and hold circuit
US7924062B2 (en) * 2009-07-15 2011-04-12 Mediatek Inc. Sampling circuits
KR101633283B1 (ko) * 2009-09-18 2016-06-24 삼성전자주식회사 상관 이중 샘플링 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템
CN102523394B (zh) * 2011-11-23 2014-04-16 华东师范大学 一种光电转换前端检测式增益自动可调读出电路
CN103023499B (zh) * 2013-01-04 2016-02-10 北京昆腾微电子有限公司 模数转换器及其工作方法
DE102014204518A1 (de) * 2014-03-12 2015-09-17 Siemens Aktiengesellschaft Schaltungsanordnung, Analog-Digital-Wandler, Gradientenverstärker und Verfahren zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen einer der Analog-Digital-Konvertierung
US9716510B2 (en) * 2015-05-12 2017-07-25 Teledyne Scientific & Imaging, Llc Comparator circuits with constant input capacitance for a column-parallel single-slope ADC

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172631B1 (en) * 1998-11-05 2001-01-09 National Science Council Double-sampling pseudo-3-path bandpass sigma-delta modulator
US6750796B1 (en) * 2003-03-27 2004-06-15 National Semiconductor Corporation Low noise correlated double sampling modulation system
US7075475B1 (en) * 2004-08-13 2006-07-11 National Semiconductor Corporation Correlated double sampling modulation system with reduced latency of reference to input
JP2008079072A (ja) * 2006-09-22 2008-04-03 Victor Co Of Japan Ltd 固体撮像素子のｃｄｓ回路
CN102035551A (zh) * 2007-11-20 2011-04-27 北京大学深圳研究生院 一种采样保持器
CN101625718A (zh) * 2009-06-19 2010-01-13 复旦大学 双采样积分器
CN102522991A (zh) * 2011-12-31 2012-06-27 美商威睿电通公司 采用三角积分调制的模拟数字转换器
US8841962B1 (en) * 2013-04-26 2014-09-23 Linear Technology Corporation Leakage compensation for switched capacitor integrators
CN104796638A (zh) * 2015-04-20 2015-07-22 中国航天科技集团公司第九研究院第七七一研究所 一种用于cmos图像传感器的高速流水输出型相关双采样电路
CN105100657A (zh) * 2015-07-10 2015-11-25 中国科学院高能物理研究所 一种带基线调整的可变增益相关双采样电路
CN106415282A (zh) * 2016-08-16 2017-02-15 深圳市汇顶科技股份有限公司 一种电流采样保持电路及信号采集系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Design of OTAs for ultra-low-power sigma-delta ADCs in medical applications;Ali Fazli Yeknami等;《ICSES 2010 International Conference on Signals and Electronic Circuits》;20101017;229-232 *
Low-Power DT ΔΣ Modulators Using SC Passive Filters in 65 nm CMOS;Ali Fazli Yeknami等;《IEEE Transactions on Circuits and Systems I: Regular Papers》;20140228;第61卷(第2期);358-370 *

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