CN106981430B - 一种贴装金属导通三维系统级线路板的工艺方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 91
- 239000002184 metal Substances 0.000 title claims abstract description 91
- 238000000034 method Methods 0.000 title claims abstract description 34
- 230000008569 process Effects 0.000 title claims abstract description 19
- 230000009897 systematic effect Effects 0.000 title claims abstract description 15
- 239000004033 plastic Substances 0.000 claims abstract description 36
- 238000007747 plating Methods 0.000 claims abstract description 26
- 238000004806 packaging method and process Methods 0.000 claims abstract description 22
- 239000003822 epoxy resin Substances 0.000 claims abstract description 19
- 229920000647 polyepoxide Polymers 0.000 claims abstract description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052802 copper Inorganic materials 0.000 claims abstract description 14
- 239000010949 copper Substances 0.000 claims abstract description 14
- 238000003466 welding Methods 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 31
- 239000005022 packaging material Substances 0.000 claims description 18
- 238000000227 grinding Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 abstract description 57
- 239000011229 interlayer Substances 0.000 abstract description 5
- 238000002360 preparation method Methods 0.000 abstract description 5
- 238000005538 encapsulation Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 239000000126 substance Substances 0.000 description 8
- 238000011161 development Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005507 spraying Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229920000767 polyaniline Polymers 0.000 description 2
- 229920000128 polypyrrole Polymers 0.000 description 2
- 229920000123 polythiophene Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000009172 bursting Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明涉及一种贴装金属导通三维系统级线路板的工艺方法,它包括以下步骤:步骤一、取金属载体;步骤二、金属载体表面预镀铜层;步骤三、电镀金属外引脚;步骤四、环氧树脂塑封;步骤五、电镀第一金属线路层;步骤六、倒装芯片贴装;步骤七、导电金属框架贴装;步骤八、塑封;步骤九、电镀第二金属线路层;步骤十、防焊。本发明能够埋入元器件提升整个封装功能集成度,此工艺方法制备的线路层被包封起来,金属载体保留,可以提供产品的可靠性能;同时层间导通采用贴装金属引线框架实现,适于板级封装,简化工艺。
Description
技术领域
本发明涉及一种贴装金属导通三维系统级线路板的工艺方法,属于半导体封装技术领域。
背景技术
针对半导体封装轻薄短小的要求,现在的金属引线框或者有机基板的封装都在朝两个方向努力:1、降低封装尺寸;2、功能集成。对于降低封装尺寸部分,可以改善的空间有限,所以封装行业内集中于提高功能集成度,就是将部分功能元器件或者其他电子器件以埋入的方式集成于基板内部,以扩大整个封装体的功能集成度,而由于埋入元器件之后的基板层间材料更加复杂多样,并且不同材料的热膨胀系数差异很大,导致整个基板的翘曲问题严重、分层加剧,甚至引起爆板的问题。
发明内容
本发明所要解决的技术问题是针对上述现有技术提供一种贴装金属导通三维系统级线路板的工艺方法,它能够埋入元器件提升整个封装功能集成度,此工艺方法制备的线路层被包封起来,金属载体保留,可以提供产品的可靠性能;同时层间导通采用贴装金属引线框架实现,适于板级封装,简化工艺。
本发明解决上述问题所采用的技术方案为:一种贴装金属导通三维系统级线路板的工艺方法,所述方法包括以下步骤:
步骤一、取金属载体
步骤二、金属载体表面预镀铜层
步骤三、电镀金属外引脚
在金属载体正面通过电镀形成金属外引脚;
步骤四、环氧树脂塑封
将金属外引脚外围区域利用环氧树脂材料进行塑封保护,并通过表面研磨使金属外引脚顶端露出塑封料表面;
步骤五、电镀第一金属线路层
在步骤四的塑封料表面通过电镀形成第一金属线路层;
步骤六、倒装芯片贴装
在第一金属线路层表面贴装倒装芯片;
步骤七、导电金属框架贴装
在第一金属线路层表面贴装导电金属框架;
步骤八、塑封
将第一金属线路层、导电金属框架和芯片外围区域采用塑封料进行塑封,并通过表面研磨使导电金属框架顶端露出塑封料表面;
步骤九、电镀第二金属线路层
在步骤八的塑封料表面通过电镀形成第二金属线路层;
步骤十、防焊
在第二金属线路层外围贴覆或印刷防焊材料,通过光刻作业去除部分防焊材料,以露出金属载体表面需要进行电镀图形区域。
步骤七中的导电金属框架采用整片框架,导电金属框架的图案可根据需求设计变换,横截面形状可为规则的长方形、圆形、多边形或其他不规则形状。
一种贴装金属导通三维系统级线路板的工艺方法,它包括第一金属线路层,所述第一金属线路层正面设置有导电金属框架,所述第一金属线路层背面设置有金属外引脚,所述金属外引脚外围区域包封有预包封料,所述第一金属线路层上通过金属凸点设置有倒装芯片,所述第一金属线路层、导电金属框架和倒装芯片的外围区域包封有塑封料,所述导电金属框架顶端露出塑封料,所述塑封料表面设置有第二金属线路层,部分第二金属线路层外围包覆有防焊材料。
与现有技术相比,本发明的优点在于:
1、本发明的三维系统级线路板工艺流程,可以将线路板与封装工艺流程进行融合,可以在线路板中间的夹层制作过程中埋入对象,可以根据系统或功能需要在需要的位置或是区域埋入主动、被动元器件或散热部件,提升载体的集成度;
2、本发明工艺流程,层间导通通过金属引线框架制备,不需要电镀单颗金属柱,能够很好的控制导通金属的高度,简化工艺;
3、本发明的三维系统级线路板结构,上下表面都可以继续后续的制程,可适应不同类型的需求,暂时保留金属板的结构,可以平衡整个线路板的热膨胀系数,从而牵制线路板内部的收缩变形,保持线路板的平整度,可为后续的制程提供良好的作业环境。
附图说明
图1~图22为本发明一种贴装金属导通三维系统级线路板的工艺方法的各工序示意图。
图23为本发明一种贴装金属导通三维系统级线路板的结构示意图。
图24为本发明一种贴装金属导通三维系统级线路板的导电金属框架的示意图。
图25、图26为图24中局部放大图的两个实施例图。
其中:
金属载体1
定位孔2
铜层3
预包封料4
金属外引脚5
第一导电层6
第一金属线路层7
金属凸点8
导电金属框架9
塑封料10
倒装芯片11
第二导电层12
第二金属线路层13
防焊材料14。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
如图23所示,本实施例中的一种贴装金属导通三维系统级线路板,它包括第一金属线路层7,所述第一金属线路层7正面设置有导电金属框架9,所述第一金属线路层7背面设置有金属外引脚5,所述金属外引脚5外围区域包封有预包封料4,所述第一金属线路层7上通过金属凸点8设置有倒装芯片11,所述第一金属线路层7、导电金属框架9和倒装芯片11的外围区域包封有塑封料10,所述导电金属框架9顶端露出塑封料10,所述塑封料10表面设置有第二金属线路层13,部分第二金属线路层13外围包覆有防焊材料14。
其工艺方法如下:
步骤一、取金属载体
参见图1,取一片厚度合适的金属载体,此板材使用的目的是为线路制作及线路层结构提供支撑,此板材的材质主要以金属材料为主,而金属材料的材质可以是铜材,铁材,不锈钢材或其它可导电功能的金属物质;
步骤二、金属载体表面预镀铜层
参见图2,在金属载体表面预镀铜层,铜层厚度在2~10微米,制备方式可以是化学沉积、电沉积或者气相沉积;
步骤三、光刻作业
参见图3,在预镀铜层的金属载体正面及背面贴覆或印刷可进行曝光显影的光阻材料,以保护后续电镀金属层工艺作业,并利用曝光显影设备对金属载体表面的光阻材料进行曝光、显影与去除部分光阻材料,以露出金属载体表面需要进行金属外引脚电镀的图形区域,光阻材料可以是光阻膜,也可以是光刻胶;
步骤四、电镀金属外引脚
参见图4,在步骤四中金属载体正面去除部分光阻材料的区域内电镀上金属外引脚,金属外引脚材料通常是铜、铝、镍等,也可以是其它导电金属物质;
步骤五、去除光阻材料
参见图5,去除金属载体表面的光阻膜,去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜;
步骤六、环氧树脂塑封
参见图6,在金属载体正面的金属外引脚外围区域利用环氧树脂材料进行塑封保护,环氧树脂材料可以依据产品特性选择有填料或者没有填料的种类,塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式;
步骤七、表面研磨
参见图7,在完成环氧树脂塑封后进行环氧树脂表面研磨,目的是使金属外引脚顶端露出塑封体表面以及控制环氧树脂的厚度;
步骤八、环氧树脂表面导电层制备
参见图8,在研磨后的环氧树脂表面进行导电层制备;导电层可以是金属类物质,如镍、钛、铜、银等,也可以使非金属导电高分子材料,如聚苯胺、聚吡咯、聚噻吩等。沉积方式通常为化学沉积、气相沉积、溅射等;
步骤九、光刻作业
参见图9,在步骤八金属载体正面贴覆或印刷可进行曝光显影的光阻材料,并利用曝光显影设备对光阻材料进行曝光、显影与去除部分光阻材料,以露出金属载体表面需要进行第一金属线路层电镀的图形区域,光阻材料可以是光阻膜,也可以是光刻胶;
步骤十、电镀第一金属线路层
参见图10,在步骤九中金属载体正面去除部分光阻材料的区域内电镀上第一金属线路层,金属线路层材料通常是铜、铝、镍等,也可以是其它导电金属物质;
步骤十一、去除光阻材料
参见图11,去除金属载体表面的光阻膜,去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜;
步骤十二、快速蚀刻
参见图12,去除金属载体正面露出的导电层;
步骤十三、倒装芯片贴装
参见图13,在第一金属线路层表面贴装倒装芯片;
步骤十四、导电金属框架贴装
参见图14,在第一金属线路层表面贴装导电金属框架,导电金属框架采用整片框架,导电金属框架的图案可根据需求设计变换,横截面形状可为规则的长方形、圆形、多边形或其他不规则形状;
步骤十五、塑封
参见图15,将步骤十四中的金属载体正面采用塑封料进行塑封,塑封方式可以采用模具灌胶方式、压缩灌胶、喷涂方式或是用贴膜方式,所述可以采用有填料物质或是无填料物质的环氧树脂;
步骤十六、表面研磨
参见图16,在完成环氧树脂塑封后进行环氧树脂表面研磨,目的是使导电金属框架顶端露出塑封体表面以及控制环氧树脂的厚度;
步骤十七、环氧树脂表面导电层制备
参见图17,在研磨后的环氧树脂表面进行导电层制备;导电层可以是金属类物质,如镍、钛、铜、银等,也可以使非金属导电高分子材料,如聚苯胺、聚吡咯、聚噻吩等。沉积方式通常为化学沉积、气相沉积、溅射等;
步骤十八、光刻作业
参见图18,在步骤八金属载体正面贴覆或印刷可进行曝光显影的光阻材料,并利用曝光显影设备对光阻材料进行曝光、显影与去除部分光阻材料,以露出金属载体表面需要进行第二金属线路层电镀的图形区域,光阻材料可以是光阻膜,也可以是光刻胶;
步骤十九、电镀第二金属线路层
参见图19,在步骤十八中金属载体正面去除部分光阻材料的区域内电镀上第二金属线路层,金属线路层材料通常是铜、铝、镍等,也可以是其它导电金属物质;
步骤二十、去除光阻材料
参见图20,去除金属载体表面的光阻膜,去除光阻膜的方法可以采用化学药水软化并采用高压水冲洗的方法去除光阻膜;
步骤二十一、快速蚀刻
参见图21,去除金属载体正面露出的导电层;
步骤二十二、防焊
参见图22,在步骤二十一金属载体正面贴覆或印刷防焊材料,利用曝光显影设备对防焊材料进行曝光、显影与去除部分光阻材料,以露出金属载体表面需要进行电镀图形区域,防焊材料可以是膜状或液态。
除上述实施例外,本发明还包括有其他实施方式,凡采用等同变换或者等效替换方式形成的技术方案,均应落入本发明权利要求的保护范围之内。
Claims (3)
1.一种贴装金属导通三维系统级线路板的工艺方法,其特征在于所述方法包括以下步骤:
步骤一、取金属载体
步骤二、金属载体表面预镀铜层
步骤三、电镀金属外引脚
在金属载体正面通过电镀形成金属外引脚;
步骤四、环氧树脂塑封
将金属外引脚外围区域利用环氧树脂材料进行塑封保护,并通过表面研磨使金属外引脚顶端露出塑封料表面;
步骤五、电镀第一金属线路层
在步骤四的塑封料表面通过电镀形成第一金属线路层;
步骤六、倒装芯片贴装
在第一金属线路层表面贴装倒装芯片;
步骤七、导电金属框架贴装
在第一金属线路层表面贴装导电金属框架;
步骤八、塑封
将第一金属线路层、导电金属框架和芯片外围区域采用塑封料进行塑封,并通过表面研磨使导电金属框架顶端露出塑封料表面;
步骤九、电镀第二金属线路层
在步骤八的塑封料表面通过电镀形成第二金属线路层;
步骤十、防焊
在第二金属线路层外围贴覆或印刷防焊材料,通过光刻作业去除部分防焊材料,以露出金属载体表面需要进行电镀图形区域。
2.根据权利要求1所述的一种贴装金属导通三维系统级线路板的工艺方法,其特征在于:步骤七中的导电金属框架采用整片框架。
3.根据权利要求2所述的一种贴装金属导通三维系统级线路板的工艺方法,其特征在于:导电金属框架的图案横截面形状可为圆形或多边形。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611192916.7A CN106981430B (zh) | 2016-12-21 | 2016-12-21 | 一种贴装金属导通三维系统级线路板的工艺方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611192916.7A CN106981430B (zh) | 2016-12-21 | 2016-12-21 | 一种贴装金属导通三维系统级线路板的工艺方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106981430A CN106981430A (zh) | 2017-07-25 |
CN106981430B true CN106981430B (zh) | 2019-01-29 |
Family
ID=59340470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611192916.7A Active CN106981430B (zh) | 2016-12-21 | 2016-12-21 | 一种贴装金属导通三维系统级线路板的工艺方法 |
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101728364A (zh) * | 2008-10-31 | 2010-06-09 | 日月光半导体制造股份有限公司 | 芯片封装体及制作方法 |
CN103151274A (zh) * | 2013-01-31 | 2013-06-12 | 日月光半导体制造股份有限公司 | 半导体元件及其制造方法 |
CN103400773A (zh) * | 2013-08-06 | 2013-11-20 | 江苏长电科技股份有限公司 | 先封后蚀无源器件三维系统级金属线路板结构及工艺方法 |
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2016
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