CN106876254B - 阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 - Google Patents
阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 Download PDFInfo
- Publication number
- CN106876254B CN106876254B CN201710150017.9A CN201710150017A CN106876254B CN 106876254 B CN106876254 B CN 106876254B CN 201710150017 A CN201710150017 A CN 201710150017A CN 106876254 B CN106876254 B CN 106876254B
- Authority
- CN
- China
- Prior art keywords
- layer
- film layer
- offset plate
- photoresist
- photoetching offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010408 film Substances 0.000 title claims abstract description 100
- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 title claims abstract description 23
- 238000002360 preparation method Methods 0.000 title claims abstract description 18
- 238000001259 photo etching Methods 0.000 claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 45
- 238000011161 development Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 139
- 239000000463 material Substances 0.000 claims description 16
- 239000003292 glue Substances 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 6
- 229920005989 resin Polymers 0.000 claims description 6
- 239000012790 adhesive layer Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 abstract description 9
- 238000010521 absorption reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 10
- 241000826860 Trapezium Species 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000012634 fragment Substances 0.000 description 2
- 238000006748 scratching Methods 0.000 description 2
- 230000002393 scratching effect Effects 0.000 description 2
- -1 display device Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
一种膜层图形的制备方法、薄膜晶体管、阵列基板及显示装置,包括:在衬底上形成光刻胶层;对光刻胶进行曝光显影,形成光刻胶图形;形成第一膜层,第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;在第一膜层的第一部分上面,形成粘附层;去除光刻胶图形和所述光刻胶图形上的第一膜层的第一部分,以形成第一膜层图形。本发明实施例降低了膜层的吸附和和沉积,提升了膜层的生成良率。
Description
技术领域
本文涉及但不限于显示技术,尤指一种阵列基板、显示装置、薄膜晶体管、膜层图形的制备方法。
背景技术
剥离(Lift Off)工艺是一种有别于传统刻蚀工艺,可在纳米至厘米尺度范围形成微观结构图形的技术。Lift Off工艺主要用在所需沉积的两层薄膜刻蚀选择比较低、以及刻蚀过程会损伤下方膜层的情况。图1(a)为相关技术中剥离工艺第一示意图,如图1(a)所示,首先利用曝光技术在基底1上形成用于刻蚀操作的光刻(PR)胶图案2,将薄膜3沉积在PR胶上。图1(b)为相关技术中剥离工艺的第二示意图,如图1(b)所示,当剥离PR胶时,PR胶被溶解,PR胶上的薄膜层随之被除去。而没有PR胶的地方,沉积的薄膜留了下来,图案得以形成。
PR胶被溶解后,PR胶上薄膜层在移动过程中被打散为细小的颗粒,这些颗粒就像杂质粒子(particle)一样,易吸附在形成的图案上,剥离过程不易除去,最终影响膜层的良率。另外,部分PR的侧壁上也会沉积一定的薄膜,当需要除去的薄膜被处理完成时,侧壁上的薄膜还可能残留在侧壁上,也将影响膜层的良率。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供一种阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法,能够避免薄膜的吸附和沉积,提升生成膜层的良率。
本发明实施例提供了一种膜层图形的制备方法,包括:
在衬底上形成光刻胶层;
对所述光刻胶进行曝光显影,形成光刻胶图形;
形成第一膜层,所述第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;
在所述第一膜层的第一部分上面,形成粘附层;
去除所述光刻胶图形和所述光刻胶图形上的所述第一膜层的第一部分,以形成第一膜层图形。
可选的,所述形成粘附层具体包括:
在所述第一膜层上形成粘附层薄膜,进行曝光显影,以形成所述粘附层。
可选的,所述光刻胶层为负性光刻胶。
可选的,所述光刻胶图形在垂直于所述衬底方向的截面为两个或两个以上倒梯形结构。
可选的,所述粘附层材料包括有机树脂胶。
另一方面,本发明实施例还提供一种薄膜晶体管,包括:采用上述制备方法制备。
可选的,所述第一膜层为:栅极层或源漏极层。
再一方面,本发明实施例还提供一种阵列基板,包括采用上述薄膜晶体管。
还一方面,本发明实施例还提供一种显示装置,包括采用上述阵列基板。
与相关技术相比,本申请技术方案包括:在衬底上形成光刻胶层;对光刻胶进行曝光显影,形成光刻胶图形;形成第一膜层,第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;在第一膜层的第一部分上面,形成粘附层;去除光刻胶图形和所述光刻胶图形上的第一膜层的第一部分,以形成第一膜层图形。本发明实施例降低了膜层的吸附和和沉积,提升了膜层的生成良率。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解,并且构成说明书的一部分,与本申请的实施例一起用于解释本发明的技术方案,并不构成对本发明技术方案的限制。
图1(a)为相关技术中剥离工艺第一示意图;
图1(b)为相关技术中剥离工艺的第二示意图;
图2为本发明实施例膜层图形的制备方法的流程图;
图3(a)为本发明实施例形成粘附层时的膜层结构示意图;
图3(b)为本发明实施例剥离过程示意图;
如图4(a)为本发明实施例制备薄膜晶体管的第一示意图;
如图4(b)为本发明实施例制备薄膜晶体管的第二示意图;
如图4(c)为本发明实施例制备薄膜晶体管的第三示意图;
如图4(d)为本发明实施例制备薄膜晶体管的第四示意图;
如图4(e)为本发明实施例制备薄膜晶体管的第五示意图;
如图4(f)为本发明实施例制备薄膜晶体管的第六示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白,下文中将结合附图对本发明的实施例进行详细说明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互任意组合。
图2为本发明实施例膜层图形的制备方法的流程图,如图2所示,包括:
步骤200、在衬底上形成光刻胶层5;
步骤201、对光刻胶进行曝光显影,形成光刻胶图形;
这里,光刻胶指光刻胶层中的光刻胶。
步骤202、形成第一膜层3;这里,第一膜层3包括设置在光刻胶图形上面的第一部分3-1和设置在光刻胶图形之间的缝隙的第二部分3-2;
步骤203、在第一膜层的第一部分3-1上面,形成粘附层4;
可选的,本发明实施例形成粘附层具体包括:
在第一膜层上形成粘附层薄膜,对形成的粘附层薄膜进行曝光显影,以形成粘附层。
需要说明的是,本发明实施例粘附层可以采用沉积、悬涂、刮涂等方式添加到本发明实施例的薄膜层上。可以由本领域技术人员根据工艺要求、成本、及材料进行分析确定。粘附层可以增大剥离过程中膜层碎片的尺寸,避免需要剥离的膜层被吸附。
步骤204、去除光刻胶图形和所述光刻胶图形上的第一膜层3的第一部分3-1,以形成第一膜层图形。
图3(a)为本发明实施例形成粘附层时的膜层结构示意图,如图3(a)所示,光刻胶图形为倒梯形结构,粘附层为本发明实施例新增的图层;图3(b)为本发明实施例剥离过程示意图,如图3(b)所示,粘附层粘附第一膜层的第一部分3-1,侧壁部分在剥离过程中被剥离且体积较大。避免了沉积和吸附。
可选的,本发明实施例光刻胶层为负性光刻胶。
需要说明的是,本发明实施例负性光刻胶可以包括:AZ-CTP-100、KMT-T456;上述材料为本领域技术人员公知的材料代码,在此不作赘述。
可选的,本发明实施例光刻胶图形在垂直于衬底方向的截面为两个或两个以上倒梯形结构。
需要说明的是,倒梯形结构可以避免膜层在侧壁的沉积,提升膜层生成的良率。本发明实施例还可以采用其他种类的光刻胶,用于实现本发明实施例的倒梯形结构。另外,倒梯形结构尺寸可以参照相关技术中矩形光刻胶的尺寸由本领域技术人员进行分析确定,一般设置倒梯形结构的上边长与相关技术中矩形光刻胶的边长相同。
可选的,本发明实施例粘附层材料包括有机树脂胶。
可选的,本发明实施例粘附层由在剥离液中不溶解的有机树脂胶构成。
可选的,本发明实施例粘附层可以由以下材料之一构成:DL-1001-C、JM608-SS、JM549、JM548,上述材料为本领域技术人员公知的材料代码,在此不作赘述。
与相关技术相比,本申请技术方案包括:在衬底上形成光刻胶层;对光刻胶进行曝光显影,形成光刻胶图形;形成第一膜层,第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;在第一膜层的第一部分上面,形成粘附层;去除光刻胶图形和所述光刻胶图形上的第一膜层的第一部分,以形成第一膜层图形。本发明实施例降低了膜层的吸附和和沉积,提升了膜层的生成良率。
本发明实施例还提供一种薄膜晶体管,薄膜晶体管中膜层图形的制备方法包括:
在衬底上形成光刻胶层;
对光刻胶进行曝光显影,形成光刻胶图形;
这里,光刻胶指光刻胶层中的光刻胶。
形成第一膜层;这里,第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;
在第一膜层的第一部分上面,形成粘附层;
可选的,本发明实施例形成粘附层具体包括:
在第一膜层上形成粘附层薄膜,对形成的粘附层薄膜进行曝光显影,以形成粘附层。
需要说明的是,本发明实施例粘附层可以采用沉积、悬涂、刮涂等方式添加到本发明实施例的薄膜层上。可以由本领域技术人员根据工艺要求、成本、及材料进行分析确定。粘附层可以增大剥离过程中膜层碎片的尺寸,避免需要剥离的膜层被吸附。
去除光刻胶图形和所述光刻胶图形上的第一膜层的第一部分,以形成第一膜层图形。
可选的,本发明实施例光刻胶层为负性光刻胶。
需要说明的是,本发明实施例负性光刻胶可以包括:AZ-CTP-100、KMT-T456;上述材料为本领域技术人员公知的材料代码,在此不作赘述。
可选的,本发明实施例光刻胶图形在垂直于衬底方向的截面为两个或两个以上倒梯形结构。
需要说明的是,倒梯形结构可以避免膜层在侧壁的沉积,提升膜层生成的良率。本发明实施例还可以采用其他种类的光刻胶,用于实现本发明实施例的倒梯形结构。另外,倒梯形结构尺寸可以参照相关技术中矩形光刻胶的尺寸由本领域技术人员进行分析确定,一般设置倒梯形结构的上边长与相关技术中矩形光刻胶的边长相同。
可选的,本发明实施例粘附层材料包括有机树脂胶。
可选的,本发明实施例粘附层由在剥离液中不溶解的有机树脂胶构成。
可选的,本发明实施例粘附层可以由以下材料之一构成:DL-1001-C、JM608-SS、JM549、JM548,上述材料为本领域技术人员公知的材料代码,在此不作赘述。
如图4(a)为本发明实施例制备薄膜晶体管的第一示意图,如图4(a)所示,依次在基底上从下至上形成金属层(Gate)、栅极绝缘层(GI)和半导体层(Active)(IGZO 700),并完成形成刻蚀图案。
如图4(b)为本发明实施例制备薄膜晶体管的第二示意图,如图4(b)所示,在半导体上沉积负性光刻胶,形成光刻胶层5(可以是1.2微米(μm))并曝光显影;最终只保留沟道上方的负性光刻胶;
如图4(c)为本发明实施例制备薄膜晶体管的第三示意图,如图4(c)所示,在负性光刻胶上沉积第一膜层3,第一膜层3可以是栅极层或源漏极层,包括设置在光刻胶图形上面的第一部分3-1和设置在光刻胶图形之间的缝隙的第二部分3-2;
如图4(d)为本发明实施例制备薄膜晶体管的第四示意图,如图4(d)所示,第一膜层3上形成粘附层4;
如图4(e)为本发明实施例制备薄膜晶体管的第五示意图,如图4(e)所示,对粘附层4进行曝光显影处理形成图案,最终只有沟道上方有粘附胶。
如图4(f)为本发明实施例制备薄膜晶体管的第六示意图,如图4(f)所示,进行剥离处理,粘附层上的粘附胶顺利带走预除去第一膜层3的设置在光刻胶图形上面的第一部分3-1。
与相关技术相比,本申请技术方案包括:形成光刻胶层;对光刻胶进行曝光显影,形成光刻胶图形;形成第一膜层,第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;在第一膜层的第一部分上面,形成粘附层;去除光刻胶图形和所述光刻胶图形上的第一膜层的第一部分,以形成第一膜层图形。本发明实施例降低了膜层的吸附和和沉积,提升了膜层的生成良率。
本发明实施例还提供一种阵列基板,包括采用上述薄膜晶体管的制备方法制备的的薄膜晶体管。
本发明实施例还提供一种显示装置,包括采用上述阵列基板。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成,所述程序可以存储于计算机可读存储介质中,如只读存储器、磁盘或光盘等。可选地,上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地,上述实施例中的每个模块/单元可以采用硬件的形式实现,例如通过集成电路来实现其相应功能,也可以采用软件功能模块的形式实现,例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本发明不限制于任何特定形式的硬件和软件的结合。
虽然本发明所揭露的实施方式如上,但所述的内容仅为便于理解本发明而采用的实施方式,并非用以限定本发明。任何本发明所属领域内的技术人员,在不脱离本发明所揭露的精神和范围的前提下,可以在实施的形式及细节上进行任何的修改与变化,但本发明的专利保护范围,仍须以所附的权利要求书所界定的范围为准。
Claims (9)
1.一种膜层图形的制备方法,包括:
在衬底上形成光刻胶层;
对所述光刻胶进行曝光显影,形成光刻胶图形;
形成第一膜层,所述第一膜层包括设置在光刻胶图形上面的第一部分和设置在光刻胶图形之间的缝隙的第二部分;
在所述第一膜层的第一部分上面,形成粘附层;
去除所述光刻胶图形和所述光刻胶图形上的所述第一膜层的第一部分,以形成第一膜层图形。
2.根据权利要求1所述的制备方法,其特征在于,所述形成粘附层具体包括:
在所述第一膜层上形成粘附层薄膜,进行曝光显影,以形成所述粘附层。
3.根据权利要求1所述的制备方法,其特征在于,所述光刻胶层为负性光刻胶。
4.根据权利要求3所述的制备方法,其特征在于,所述光刻胶图形在垂直于所述衬底方向的截面为两个或两个以上倒梯形结构。
5.根据权利要求1~4任一项所述的制备方法,其特征在于,所述粘附层材料包括有机树脂胶。
6.一种薄膜晶体管,其特征在于,采用权利要求1~5任一项制备方法制备。
7.根据权利要求6所述的薄膜晶体管,其特征在于,所述第一膜层为:栅极层或源漏极层。
8.一种阵列基板,其特征在于,包括权利要求6或7所述的薄膜晶体管。
9.一种显示装置,其特征在于,包括权利要求8所述的阵列基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710150017.9A CN106876254B (zh) | 2017-03-14 | 2017-03-14 | 阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710150017.9A CN106876254B (zh) | 2017-03-14 | 2017-03-14 | 阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106876254A CN106876254A (zh) | 2017-06-20 |
CN106876254B true CN106876254B (zh) | 2019-05-28 |
Family
ID=59170405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710150017.9A Active CN106876254B (zh) | 2017-03-14 | 2017-03-14 | 阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106876254B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109148717B (zh) * | 2018-08-15 | 2020-06-12 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板及其制作方法 |
CN110610901A (zh) * | 2019-08-22 | 2019-12-24 | 武汉华星光电技术有限公司 | 阵列基板及其制备方法 |
CN113871537B (zh) * | 2021-08-24 | 2023-02-07 | 中国华能集团清洁能源技术研究院有限公司 | 一种器件的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101246858A (zh) * | 2008-03-17 | 2008-08-20 | 友达光电股份有限公司 | 像素的形成方法 |
CN103545239A (zh) * | 2013-09-17 | 2014-01-29 | 新磊半导体科技(苏州)有限公司 | 一种基于薄膜型的外延片剥离工艺 |
CN104319293A (zh) * | 2014-11-10 | 2015-01-28 | 京东方科技集团股份有限公司 | 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164594A (ja) * | 1998-11-25 | 2000-06-16 | Murata Mfg Co Ltd | 配線パターンの形成方法 |
TWI243439B (en) * | 2001-12-31 | 2005-11-11 | Advanced Semiconductor Eng | Bumping process |
-
2017
- 2017-03-14 CN CN201710150017.9A patent/CN106876254B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101246858A (zh) * | 2008-03-17 | 2008-08-20 | 友达光电股份有限公司 | 像素的形成方法 |
CN103545239A (zh) * | 2013-09-17 | 2014-01-29 | 新磊半导体科技(苏州)有限公司 | 一种基于薄膜型的外延片剥离工艺 |
CN104319293A (zh) * | 2014-11-10 | 2015-01-28 | 京东方科技集团股份有限公司 | 金属氧化物薄膜晶体管、阵列基板及制作方法、显示装置 |
Also Published As
Publication number | Publication date |
---|---|
CN106876254A (zh) | 2017-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106876254B (zh) | 阵列基板、显示装置、薄膜晶体管及膜层图形的制备方法 | |
CN105845721B (zh) | 一种顶栅结构及其制备方法、薄膜晶体管、阵列基板以及显示设备 | |
CN103985665B (zh) | 一种柔性显示器的制作方法 | |
CN104102094B (zh) | 掩模挡板及其制造方法 | |
CN104766859B (zh) | Tft基板的制作方法及其结构 | |
CN102842587B (zh) | 阵列基板及其制作方法、显示装置 | |
CN103205701A (zh) | 蒸镀掩模板及其制作方法 | |
CN103779356A (zh) | 一种显示面板母板及其制备方法 | |
US9219088B2 (en) | Array substrate, manufacturing method thereof, and display device | |
CN103730511B (zh) | 薄膜晶体管及其制造方法、阵列基板、显示装置 | |
JP2016534580A (ja) | 薄膜トランジスタ配列基板の製造方法 | |
CN103474439B (zh) | 一种显示装置、阵列基板及其制作方法 | |
CN104658906A (zh) | 一种半导体平坦化层的制作方法 | |
CN106847927A (zh) | 薄膜晶体管及其制作方法、液晶面板 | |
CN105097837B (zh) | 阵列基板及其制作方法、显示装置 | |
CN102779942A (zh) | 一种有机薄膜晶体管阵列基板及其制作方法 | |
CN104091809A (zh) | 一种阵列基板、其制备方法、液晶显示屏及显示装置 | |
TWI546850B (zh) | 顯示面板之製備方法 | |
CN104112711B (zh) | 共平面型氧化物半导体tft基板的制作方法 | |
CN103107140A (zh) | 一种薄膜晶体管阵列基板及其制作方法 | |
CN106338845B (zh) | 液晶显示面板的制作方法 | |
CN103489873B (zh) | 阵列基板及其制作方法、显示装置 | |
CN107611115B (zh) | 集成电路针脚、内嵌式触摸屏及集成电路针脚的封装方法 | |
WO2020133827A1 (zh) | 蓝相液晶面板的制作方法及其立体电极的制作方法 | |
CN105260052A (zh) | 盖板及其制作方法、显示装置及其制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |