CN106797219B - 模数转换器和控制方法 - Google Patents

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Abstract

模数转换器包括数模转换器、比较器和寄存器。数模转换器被配置为输出参考电压和模拟信号的电压之间的差分电压。比较器被配置为输出与由数模转换器输出的差分电压对应的比较信号。寄存器被配置为使数模转换器生成N对差分电压(N≥1)、第(N+1)对差分电压，并且被配置为输出与在(N+1)个比较信号中具有最小电压的比较信号对应的数字信号。

Description

模数转换器和控制方法
优先权
本申请是于2015年12月21日提交的第14/977,598号美国专利申请的国际申请，要求于2015年6月17日提交的第62/180,837号美国临时申请的优先权和权益，所有申请通过引用以其整体并入本文。
技术领域
本公开涉及模数转换器和控制方法。
背景技术
逐次逼近模数转换器(ADC)利用内部数模转换器(DAC)生成不同的参考电压，并且将要转换的模拟信号的电压与参考电压进行比较，以便生成与要转换的模拟信号的电压对应的数字信号。逐次逼近ADC的示例具有与内部DAC中的无源组件的数量对应的分辨率，即，对于2N个无源组件(其中N是自然数)，具有N位分辨率。
为了提高这样的逐次逼近ADC的分辨率，需要在内部DAC中提供更多数量的无源组件。然而，增加DAC中的无源组件的数量增加了制造成本。此外，由于模数转换期间时间常数的增加，转换速度降低并且功率消耗增加。
发明内容
因此，提供更有效的模数转换器及其控制方法将是有帮助的。
根据本公开的一个方面的模数转换器包括：数模转换器，其被配置为输出参考电压和模拟信号的电压之间的差分电压；比较器，其被配置为输出与由数模转换器输出的差分电压对应的比较信号；以及寄存器，其被配置为使数模转换器生成N对差分电压(其中N是大于或等于一的整数)，被配置为通过使数模转换器的正极侧和负极侧中的一个输出第(N+1)差分电压并且使正极侧和负极侧中的另一个输出等于第N差分电压的差分电压作为第(N+1)差分电压来使数模转换器生成第(N+1)对差分电压，并被配置为输出与在(N+1)个比较信号中具有最小电压的最小比较信号对应的数字信号。注意，如本公开中所使用的，“寄存器”指的是具有用于控制转换器的存储元件的电路。
在以上方面中，数模转换器可以是包括一对转换器的差分数模转换器，每个转换器包括(N+1)个无源组件、将参考电压和模拟信号的电压输入到无源组件中并且生成参考电压和模拟信号的电压之间的N个差分电压。
在以上方面中，寄存器可以使该对转换器中的一个转换器中的一个无源组件连接到参考电压并输出第(N+1)差分电压。
以上方面还可包括解码器，其被配置为基于从寄存器获得的信号，将数字信号输入到数模转换器中。
在以上方面中，该对转换器中的无源组件可以是电容器、电阻器或电容器和电阻器的组合。
在以上方面中，该对转换器中的无源组件可利用二元系统或分段系统来配置。
在以上方面中，模拟信号可以是差分信号或单端信号。
在以上方面中，模数转换器可包括多个比较器。
在以上方面中，具有不同电压电平的两个参考电压可经由开关连接到比较器中的正极侧和负极侧中的一个上的输入端子。
在以上方面中，寄存器可在使数模转换器输出第(N+1)差分电压时通过控制开关来切换连接到输入端子的参考电压。
根据本公开的一个方面的控制方法是在包括数模转换器、比较器和寄存器的模数转换器中使用的控制方法，该控制方法包括：数模转换器输出参考电压和模拟信号的电压之间的差分电压；比较器输出与由数模转换器输出的差分电压对应的比较信号；寄存器使数模转换器生成N对差分电压，其中N是大于或等于一的整数；寄存器通过使数模转换器的正极侧和负极侧中的一个输出第(N+1)差分电压并使正极侧和负极侧中的另一个输出等于第N差分电压的差分电压作为第(N+1)差分电压来使数模转换器生成第(N+1)对差分电压；以及寄存器输出与在(N+1)个比较信号中具有最小电压的最小比较信号对应的数字信号。
在以上方面中，数模转换器可以包括一对转换器，每个转换器包括(N+1)个无源组件，并且以上方面还可包括转换器，每个转换器将参考电压和模拟信号的电压输入到无源组件中并生成参考电压和模拟信号的电压之间的N个差分电压。
以上方面还可包括寄存器，其使该对转换器中的一个转换器中的一个无源组件连接到参考电压并输出第(N+1)差分电压。
在以上方面中，模数转换器可包括解码器，并且控制方法还可包括解码器基于从寄存器获得的信号将数字信号输入到数模转换器中。
在以上方面中，该对转换器中的无源组件可以是电容器、电阻器或电容器和电阻器的组合。
在以上方面中，该对转换器中的无源组件可利用二元系统或分段系统来配置。
在以上方面中，模拟信号可以是差分信号或单端信号。
在以上方面中，模数转换器可包括多个比较器。
在以上方面中，具有不同电压电平的两个参考电压可经由开关连接到比较器中的正极侧和负极侧中的一个上的输入端子。
以上方面还可包括寄存器在使数模转换器输出第(N+1)差分电压时通过控制开关来切换连接到输入端子的参考电压。
根据以下实施例的模数转换器和控制方法通过使用更少的无源组件以提高准确度，同时降低制造成本、增加转换速度并降低功率消耗而更有效。
附图说明
在附图中：
图1是图示根据实施例1的4位逐次逼近ADC的示例的功能框图；
图2是图示设有4位DAC的差分4位DAC的示例的功能框图；
图3图示由图2的差分4位DAC输出的模拟电压；
图4图示由图1的差分4位DAC输出的正模拟输出电压和负模拟输出电压；
图5是图示由图1的差分4位DAC执行的示例控制方法的流程图；
图6图示图2的差分4位DAC的电路结构的示例；
图7图示图1的差分4位DAC的电路结构的示例；
图8A和图8B图示使用设有使用12位DAC配置的差分13位DAC的13位逐次逼近ADC执行的实验的结果；
图9是图示逐次逼近ADC的示例的功能框图；
图10图示图9的差分2位DAC的电路结构的示例；
图11图示输入到图9的差分2位DAC中的信号；
图12图示图9的逐次逼近ADC的数字输出的示例；
图13是图示根据实施例2的3位逐次逼近ADC的示例的功能框图；
图14是图示图13中的差分3位DAC的示例的功能框图；
图15图示输入到图13的差分3位DAC中的信号；
图16图示图13的逐次逼近ADC的数字输出的示例；
图17是图示逐次逼近ADC的示例的功能框图；
图18图示图17的差分3位DAC的电路结构的示例；
图19是图示根据实施例3的4位逐次逼近ADC的示例的功能框图；
图20图示图19的差分4位DAC的电路结构的示例；
图21图示输入到图19的1位电容式DAC中的信号；
图22图示输入到图19的3位电阻式DAC的信号并从其输出的信号；
图23图示在输入单端信号的情况下图19的逐次逼近ADC的数字输出的示例；
图24图示在输入差分信号的情况下图19的逐次逼近ADC的数字输出的示例；
图25图示根据本公开的设置在闪速(flash)ADC中的差分比较器电路的电路结构的示例；
图26图示在图25中示出的差分比较器电路中的每个开关的控制状态的示例；以及
图27图示3位闪速ADC的数字输出的示例。
具体实施方式
下面参考附图描述了所公开的实施例。
实施例1
图1是图示根据所公开的实施例中的一个的逐次逼近ADC的示例的功能框图。该实施例的逐次逼近ADC是具有四位分辨率的4位逐次逼近ADC。4位逐次逼近ADC 10包括解码器11、差分4位DAC 12、比较器13和逐次逼近寄存器(SAR)14。在SAR 14的控制下，4位逐次逼近ADC 10利用差分4位DAC 12和比较器13来生成要转换的输入模拟电压与4位分辨率参考电压之间的差分电压，并测试差分电压是否被最小化，从而生成并输出与模拟电压对应的数字信号。此时，差分4位DAC 12和比较器13通过采样阶段和具有至少两次试验的试验阶段。在该实施例中，要转换的输入模拟信号是具有与正模拟信号VIP和负模拟信号VIM之间的电势差对应的电压的差分信号。参考电压是由未示出的电源供应的高电压参考电压VRH和低电压参考电压VRL之间的差分电压。此外，要测试的差分电压(试验电压)(即，要转换的模拟电压和参考电压之间的差)是正模拟输出电压VOP和负模拟输出电压VOM之间的差分电压，其从差分4位DAC 12输入到比较器13中。
SAR 14控制通过4位逐次逼近ADC 10处理的整体的模数转换。时钟信号和采样信号被输入到SAR 14中。采样信号是控制采样的信号。当采样信号接通时，SAR 14执行对于在差分4位DAC 12中的采样阶段的处理，并且当采样信号断开时，SAR 14执行对于在差分4位DAC 12中的试验阶段的处理。SAR 14生成用于控制对于差分4位DAC 12和比较器13中的逐次逼近的处理的信号，并将该信号输出到解码器11。由SAR14输出的信号在下面被称为用于逐次逼近处理的控制信号。
基于从SAR 14获得的用于逐次逼近处理的控制信号，解码器11将用于控制设置在差分4位DAC 12中的每个开关的接通/断开操作的信号输入到差分4位DAC 12中。
响应于从解码器11输入的作为数字信号的开关控制信号，差分4位DAC 12基于输入到差分4位DAC 12中的正模拟输入电压VIP和负模拟输入电压VIM以及基于输入到差分4位DAC 12中的高电压参考电压VRH和低电压参考电压VRL来生成正模拟输出电压VOP和负模拟输出电压VOM。正模拟输出电压VOP和负模拟输出电压VOM分别表示试验阶段的每次试验中的高电压参考电压VRH和正模拟输入电压VIP之间的差分电压以及低电压参考电压VRL和负模拟输入电压VIM之间的差分电压。
在该实施例中，由差分4位DAC 12输出的正模拟输出电压VOP和负模拟输出电压VOM分别由包括在差分4位DAC 12中的正的3位DAC15和负的3位DAC 16生成。响应于从解码器11输入的开关控制信号，正的3位DAC 15从高电压参考电压VRH和正模拟输入电压VIP生成正模拟输出电压VOP。响应于从解码器11输入的开关控制信号，负的3位DAC 16从低电压参考电压VRL和负模拟输入电压VIM生成负模拟输出电压VOM。在该实施例中，正的3位DAC15和负的3位DAC 16执行4位处理以将开关控制信号转换成模拟输出电压。
作为与该实施例相关的示例，使用图2和图3描述了使用4位DAC输出具有4位分辨率的模拟电压的示例。图2和图3图示包括4位DAC的差分4位DAC的具有4位分辨率的模拟电压的输出。图2中示出的差分4位DAC 22包括正的4位DAC 25和负的4位DAC 26。
图3图示由图2中示出的差分4位DAC 22输出的试验电压。在图3中，纵轴表示由差分4位DAC 22输出的模拟输出电压VOP和VOM的电压电平，以及横轴表示通过差分4位DAC 22执行的处理阶段的时间的推移。如图3所示，差分4位DAC 22首先对输入到差分4位DAC 22中的模拟输入信号进行采样(采样阶段)，然后执行从第一位试验到第四(最后)位试验的试验(试验阶段)。通过执行这四个试验，差分4位DAC 22输出具有4位分辨率的正模拟输出电压VOP和负模拟输出电压VOM。在该示例中，作为正模拟输出电压VOP和负模拟输出电压VOM之间的差分电压的试验电压从第一位试验到最后(第四)位试验被示出为从接近0V变化至4V、2V和1V。以这种方式，通过以与位数对应的分辨率执行试验并且当试验电压被最小化时(即，当模拟输入电压和参考电压之间的差被最小化时)使用与参考电压对应的数字值来实现模数转换。
图4图示在该实施例中由(图1的)差分4位DAC 12输出的正模拟输出电压VOP和负模拟输出电压VOM。在图4中，纵轴表示由差分4位DAC 12输出的模拟输出电压的电压电平，以及横轴表示通过差分4位DAC 12执行的处理阶段的时间的推移。如图4所示，差分4位DAC12首先对模拟输入信号进行采样。差分4位DAC 12然后通过对称地控制正的3位DAC 15和负的3位DAC 16来执行第一至第三位试验。
最后，差分4位DAC 12执行最后位试验。在最后位试验中，对正的3位DAC 15和负的3位DAC 16执行非对称控制。更详细地，在最后位试验中，对负的3位DAC 16执行与第三位试验中的控制类似的控制，而对正的3位DAC 15执行与第三位试验中的控制不同的控制。换句话说，与其中对正极侧和负极侧两者都执行控制的第一至第三位试验不同，在最后位试验中仅对正极侧执行控制。通过执行这样的非对称控制，差分4位DAC 12生成在最后位试验中不对称的正模拟输出电压VOP和负模拟输出电压VOM，不同于在第一至第三试验中输出的对称的正模拟输出电压VOP和负模拟输出电压VOM。以这种方式，利用具有3位分辨率的正的3位DAC 15和负的3位DAC 16，差分4位DAC 12实现了到ADC中的4位分辨率数字信号的转换。换句话说，作为正模拟输出电压VOP和负模拟输出电压VOM之间的差分电压的试验电压被示出从第一位试验改变到最后(第四)位试验。当试验电压被最小化时，即当模拟输入电压和参考电压之间的差被最小化时，通过使用与参考电压对应的数字值来执行模数转换。
下面描述了在最后位试验期间实现以上描述的非对称控制的正的3位DAC 15和负的3位DAC 16的电路结构。
再次参考图1，比较器13将从差分4位DAC 12获得的正模拟输出电压VOP和负模拟输出电压VOM进行比较，并输出与比较的结果对应的信号(下文中也被简称为“比较信号”)。更详细地，比较器13输出与试验电压对应的比较信号，该试验电压是正模拟输出电压VOP和负模拟输出电压VOM之间的差。
SAR 14储存从比较器13输出的比较信号。在从比较器13获得具有4位分辨率的比较信号并储存比较信号之后，基于比较信号，当试验电压被最小化时，即当模拟输入电压和参考电压之间的差被最小化时，SAR 14输出与参考电压对应的值的数字信号。
图5是图示由图1的差分4位DAC 12执行的控制方法的示例的流程图。
首先，差分4位DAC 12对称地控制正的3位DAC 15和负的3位DAC 16(步骤S11)。
接下来，差分4位DAC 12确定是否已经执行三个位试验(步骤S12)。差分4位DAC 12例如基于以下描述的信号CTL是否已经从解码器11被输入到差分4位DAC 12中来确定是否已经执行三个位试验。
当确定尚未执行三个位试验(步骤S12：否)时，差分4位DAC 12然后重复步骤S11和步骤S12，直到在步骤S12中确定已经执行三个位试验。
当确定已经执行三个位试验(步骤S12：是)时，差分4位DAC 12不对称地控制正的3位DAC 15和负的3位DAC 16作为最后位试验(步骤S13)。然后，处理终止。
由于图5的以上描述是基于图1中示出的差分4位DAC 12，因此差分4位DAC 12被描述为在步骤S12中确定是否已经执行三个位试验。例如，然而，差分(N+1)位DAC将在步骤S12中确定是否已执行了N位试验，其中N是大于或等于一的整数。
接下来，描述了差分4位DAC的电路结构。首先，参考图6，描述了在图2中示出的差分4位DAC 22的电路结构。
在图6中示出的示例中，在差分4位DAC 22中，正的4位DAC 25和负的4位DAC 26各自包括五个电容器作为无源组件。在图6中，10个电容器被指示为具有C、C、2C、4C和8C的电容的电容器。在下面，正的4位DAC 25中的电容器CP1、CP2、CP3、CP4和CP5分别具有C、C、2C、4C和8C的电容。负的4位DAC 26中的电容器CM1、CM2、CM3、CM4和CM5分别具有C、C、2C、4C和8C的电容。
在正的4位DAC 25中，电容器CP1经由开关SA和SA’分别连接到正模拟输入电压VIP和低电压参考电压VRL。电容器CP2、CP3、CP4和CP5与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CP2、CP3、CP4和CP5经由相应的开关SA连接到正模拟输入电压VIP。电容器CP2、CP3、CP4和CP5经由开关SH0、SH1、SH2和SH3分别连接到高电压参考电压VRH。电容器CP2、CP3、CP4和CP5经由开关SL0、SL1、SL2和SL3分别连接到低电压参考电压VRL。电容器CP1、CP2、CP3、CP4和CP5经由开关SA连接到比较器的输入公共电压VCM。
同样在负的4位DAC 26中，为了与正的4位DAC 25对称，电容器CM1经由开关SA和SA’分别连接到负模拟输入电压VIM和高电压参考电压VRH。电容器CM2、CM3、CM4和CM5与负模拟输入电压VIM、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CM2、CM3、CM4和CM5经由相应的开关SA连接到负模拟输入电压VIM。电容器CM2、CM3、CM4和CM5经由开关SL0、SL1、SL2和SL3分别连接到高电压参考电压VRH。电容器CM2、CM3、CM4和CM5经由开关SH0、SH1、SH2和SH3分别连接到低电压参考电压VRL。电容器CM1、CM2、CM3、CM4和CM5经由开关SA连接到比较器的输入公共电压VCM。
在差分4位DAC 22中，用相同的参考符号标记的开关执行相同的接通/断开操作。
在图6中示出的差分4位DAC 22中，当进行采样时，正的4位DAC25和负的4位DAC 26中的开关SA被控制为处于闭合状态，即，接通状态(以下被简称为“接通”)，而其他开关被控制为处于闭合状态，即断开状态(以下被简称为“断开”)。当开关SA接通时，与正模拟输入电压VIP对应的电荷累积在正的4位DAC 25中的所有电容器CP1、CP2、CP3、CP4和CP5中，并且与负模拟输入电压VIM对应的电荷累积在负的4位DAC26中的所有电容器CM1、CM2、CM3、CM4和CM5中。
接下来，当差分4位DAC 22执行第一位试验时，接通开关SA′、SL0、SL1、SL2和SH3，而断开其他开关。通过接通开关SA′，电容器CP1连接到低电压参考电压VRL，并且电容器CM1连接到高电压参考电压VRH。通过接通开关SL0、SL1和SL2，电容器CP2、CP3和CP4连接到低电压参考电压VRL，并且电容器CM2、CM3和CM4连接到高电压参考电压VRH。通过接通开关SH3，电容器CP5连接到高电压参考电压VRH，并且电容器CM5连接到低电压参考电压VRL。通过关闭断开SA，正的4位DAC 25中的电容器CP1、CP2、CP3、CP4和CP5与正模拟输入电压VIP断开连接，并且负的4位DAC26中的电容器CM1、CM2、CM3、CM4和CM5与负模拟输入电压VIM断开连接。
在第一位试验中，由于以上描述的开关的接通/断开控制，作为输出的正模拟输出电压VOP是正模拟输入电压VIP和参考电压之间的电势差，其由电容器CP1、CP2、CP3、CP4和CP5以及与高电压参考电压VRH或低电压参考电压VRL的连接确定。
类似地，在负极侧上，作为输出的负模拟输出电压VOM是负模拟输入电压VIM和参考电压之间的电势差，其由电容器CM1、CM2、CM3、CM4和CM5以及与高电压参考电压VRH或低电压参考电压VRL的连接确定。
接下来，当差分4位DAC 22执行第二位试验时，基于第一位试验的结果，接通开关SH3并且断开开关SL3，或者反之亦然。此外，断开开关SL2且接通开关SH2。换句话说，在第二位试验中，电容器CP4与低电压参考电压VRL断开连接并电连接到高电压参考电压VRH。在第二位试验中，电容器CM4与高电压参考电压VRH断开电连接并连接到低电压参考电压VRL。同样在第二位试验中，如在第一位试验中一样，参考电压和正模拟输入电压VIP之间的电势差被输出为正模拟输出电压VOP，并且参考电压和负模拟输入电压VIM之间的电势差被输出为负模拟输出电压VOM。
接下来，当差分4位DAC 22执行第三位试验时，基于第二位试验的结果，接通开关SH2并且断开开关SL2，或者反之亦然。此外，断开开关SL1且接通开关SH1。换句话说，在第三位试验中，电容器CP3与低电压参考电压VRL断开连接并连接到高电压参考电压VRH。在第三位试验中，电容器CM3与高电压参考电压VRH断开连接并连接到低电压参考电压VRL。同样在第三位试验中，如在第一位试验中一样，参考电压和正模拟输入电压VIP之间的电势差被输出为正模拟输出电压VOP，并且参考电压和负模拟输入电压VIM之间的电势差被输出为负模拟输出电压VOM。
最后，当差分4位DAC 22执行第四位试验时，基于第三位试验的结果，接通开关SH1并且断开开关SL1，或者反之亦然。此外，断开开关SL0且接通开关SH0。换句话说，在第四位试验中，电容器CP2与低电压参考电压VRL断开连接并连接到高电压参考电压VRH。在第四位试验中，电容器CM2与高电压参考电压VRH断开连接并电连接到低电压参考电压VRL。同样在第四位试验中，如在第一位试验中一样，参考电压和正模拟输入电压VIP之间的电势差被输出为正模拟输出电压VOP，并且参考电压和负模拟输入电压VIM之间的电势差被输出为负模拟输出电压VOM。
通过利用以上描述的开关的接通/断开操作执行第一至第四位试验，差分4位DAC22输出具有4位分辨率的正模拟输出电压VOP和负模拟输出电压VOM。
从差分4位DAC 22输出的正模拟输出电压VOP和负模拟输出电压VOM然后在比较器13中进行比较。更详细地，比较器13放大并输出正模拟输出电压VOP和负模拟输出电压VOM之间的差分电压。与正模拟输出电压VOP和负模拟输出电压VOM之间的差对应的试验电压对应于高电压参考电压VRH和低电压参考电压VRL之间的差分电压(VRH-VRL)与正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压(VIP-VIM)之间的差。从ADC中输出与对于该差最接近零的参考电压对应的数字信号。
相比之下，该实施例的差分4位DAC 12中的电路如图7所示那样被构造。在图7中示出的示例中，如在图6中示出的示例中一样，无源组件是电容器并根据二元系统来构造。更详细地，正的3位DAC 15和负的3位DAC 16各自包括四个电容器作为无源组件。正的3位DAC15中的电容器CP11、CP12、CP13和CP14分别具有C、C、2C和4C的电容。负的3位DAC 16中的电容器CM11、CM12、CM13和CM14分别具有C、C、2C和4C的电容。无源组件可根据除二元系统之外的系统来构造。例如，各个无源组件可在分段系统中并联连接或者可根据任何其他系统构造。DAC还可以使用电阻器作为无源组件来构造。
在正的3位DAC 15中，电容器CP11经由开关SA和SA′分别连接到正模拟输入电压VIP和低电压参考电压VRL。电容器CP11还经由开关SHX连接到高电压参考电压VRH。电容器CP12、CP13和CP14与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CP12、CP13和CP14经由相应的开关SA连接到正模拟输入电压VIP。电容器CP12、CP13和CP14经由开关SH0、SH1和SH2分别连接到高电压参考电压VRH。电容器CP12、CP13和CP14经由开关SL0、SL1和SL2分别连接到低电压参考电压VRL。电容器CP11、CP12、CP13和CP14经由开关SA连接到比较器的输入公共电压VCM。
另一方面，在负的3位DAC 16中，电容器CM11经由开关SA和SA′分别连接到负模拟输入电压VIM和高电压参考电压VRH。电容器CM12、CM13和CM14与负模拟输入电压VIM、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CM12、CM13和CM14经由相应的开关SA连接到负模拟输入电压VIM。电容器CM12、CM13和CM14经由开关SL0、SL1和SL2分别连接到高电压参考电压VRH。电容器CM12、CM13和CM14经由开关SH0、SH1和SH2分别连接到低电压参考电压VRL。电容器CM11、CM12、CM13和CM14经由开关SA连接到比较器的输入公共电压VCM。
在差分4位DAC 12中，如在差分4位DAC 22中一样，用相同参考符号标记的开关执行相同的接通/断开操作。
在图7中示出的差分4位DAC 12中，当进行采样时，正的3位DAC15和负的3位DAC 16中的开关SA被控制为接通，而其他开关被控制为断开。换句话说，通过开关SA的连接，与正模拟输入电压VIP对应的电荷累积在正的3位DAC 15中的所有电容器CP11、CP12、CP13和CP14中。此外，与负模拟输入电压VIM对应的电荷累积在负的3位DAC 16中的所有电容器CM11、CM12、CM13和CM14中。
接下来，当差分4位DAC 12执行第一位试验时，接通开关SA′、SL0、SL1和SH2，而断开其他开关。通过接通开关SA′，电容器CP11连接到低电压参考电压VRL，并且电容器CM11连接到高电压参考电压VRH。通过接通开关SL0和SL1，电容器CP12和CP13连接到低电压参考电压VRL，并且电容器CM12和CM13连接到高电压参考电压VRH。通过接通开关SH2，电容器CP14连接到高电压参考电压VRH，并且电容器CM14连接到低电压参考电压VRL。通过断开开关SA，正的3位DAC15中的电容器CP11、CP12、CP13和CP14与正模拟输入电压VIP断开连接，并且负的3位DAC 16中的电容器CM11、CM12、CM13和CM14与负模拟输入电压VIM断开连接。
在第一位试验中，如上所述，控制每个开关的接通/断开操作。因此，作为输出的正模拟输出电压VOP是正模拟输入电压VIP和参考电压之间的电势差，其由电容器CP11、CP12、CP13和CP14以及与高电压参考电压VRH或低电压参考电压VRL的连接确定。以这种方式，正的3位DAC 15将从解码器11输入的数字信号(开关控制信号)转换成模拟信号(正模拟输出电压VOP)。
类似地，在负极侧上，作为输出的负模拟输出电压VOM是负模拟输入电压VIM和参考电压之间的电势差，其由电容器CM11、CM12、CM13和CM14以及与高电压参考电压VRH或低电压参考电压VRL的连接确定。以这种方式，负的3位DAC 16将从解码器11输入的数字信号(开关控制信号)转换成模拟信号(负模拟输出电压VOM)。
接下来，当差分4位DAC 12执行第二位试验时，基于第一位试验的结果，接通开关SH2并且断开开关SL2，或者反之亦然。此外，断开开关SL1且接通开关SH1。换句话说，在第二位试验中，电容器CP13与低电压参考电压VRL断开连接并连接到高电压参考电压VRH。在第二位试验中，电容器CM13与高电压参考电压VRH断开连接并连接到低电压参考电压VRL。同样在第二位试验中，如在第一位试验中一样，参考电压和正模拟输入电压VIP之间的电势差被输出为正模拟输出电压VOP，并且参考电压和负模拟输入电压VIM之间的电势差被输出为负模拟输出电压VOM。
接下来，当差分4位DAC 12执行第三位试验时，基于第二位试验的结果，接通开关SH1并且断开开关SL1，或者反之亦然。此外，断开开关SL0且接通开关SH0。换句话说，在第三位试验中，电容器CP12与低电压参考电压VRL断开连接并连接到高电压参考电压VRH。在第三位试验中，电容器CM12与高电压参考电压VRH断开连接并连接到低电压参考电压VRL。同样在第三位试验中，如在第一位试验中一样，参考电压和正模拟输入电压VIP之间的电势差被输出为正模拟输出电压VOP，并且参考电压和负模拟输入电压VIM之间的电势差被输出为负模拟输出电压VOM。
最后，差分4位DAC 12执行附加的最后位试验。在最后位试验期间，基于第三位试验的结果，接通开关SH0并且断开开关SL0，或者反之亦然。此外，在图7中示出的正的3位DAC15的电路中，接通开关SHX。换句话说，在最后位试验中，电容器CP11连接到高电压参考电压VRH。另一方面，负的3位DAC 16不从第三位试验改变。以这种方式，由于与第三位试验相比，负的3位DAC 16中的开关的接通/断开状态在最后位试验中不改变，所以负模拟输出电压VOM不改变。另一方面，通过接通正的3位DAC 15中的开关SHX，正模拟输出电压VOP被改变。以这种方式，通过不对称地操作正的3位DAC 15和负的3位DAC 16，在最后位试验中，即使使用了3位DAC，但是作为负模拟输出电压VOM和正模拟输出电压VOP之间的差的试验电压可从第三位试验期间的试验电压减小。
从差分4位DAC 12输出的正模拟输出电压VOP和负模拟输出电压VOM然后在比较器13中进行比较。更详细地，比较器13放大并输出试验电压，该试验电压是正模拟输出电压VOP和负模拟输出电压VOM之间的差。正模拟输出电压VOP和负模拟输出电压VOM之间的差分电压对应于高电压参考电压VRH和低电压参考电压VRL之间的差分电压(VRH-VRL)与正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压(VIP-VIM)之间的差。从4位逐次逼近ADC 10中输出与在该差最接近零时的参考电压对应的数字信号。
通过在最后位试验期间不对称地控制正的3位DAC 15和负的3位DAC 16的差分4位DAC 12，该实施例的4位逐次逼近ADC 10可将模拟信号转换成具有4位分辨率的数字信号。因此，与包括正的4位DAC 25和负的4位DAC 26的差分4位DAC 22相比，差分4位DAC 12可使用更少的无源组件来实现作为具有4位分辨率的数字信号的输出。通过以这种方式减少组件的数量，根据该实施例的4位逐次逼近ADC 10可降低制造成本。此外，通过减少组件的数量，减小了模数转换期间的时间常数，从而提高转换速度。通过减少组件的数量，4位逐次逼近ADC 10中的功率消耗也降低。
在该实施例中，已经描述了使用3位DAC输出具有4位分辨率的数字信号的4位逐次逼近ADC，但本公开并不限于该实施例。根据本公开，基于以上描述的原理，输出具有N位分辨率(N是大于或等于二的整数)的数字信号的逐次逼近ADC(即，N位逐次逼近ADC)可使用(N-1)位DAC来实现。在这种情况下，N位逐次逼近ADC可通过对称地控制正的(N-1)位DAC和负的(N-1)位DAC直到第(N-1)位试验并在第N(最后)位试验期间不对称地对其控制来输出具有N位分辨率的数字信号。换句话说，根据该实施例，在使用与典型逐次逼近ADC相同数量的无源组件配置的逐次逼近ADC中，可通过添加一个开关来将一位添加到逐次逼近ADC的分辨率。
图8A和图8B图示使用设有使用12位DAC配置的差分13位DAC的13位逐次逼近ADC执行的实验的结果，其图示了来自差分13位DAC的正模拟输出电压VOP和负模拟输出电压VOM。如图8A所示，在采样之后的位试验中，差分13位DAC输出正模拟输出电压VOP和负模拟输出电压VOM。图8B是图8A中的区域D的扩展视图。如图8A和图8B所示，从第一位试验至第十二位试验，输出了对称的正模拟输出电压VOP和负模拟输出电压VOM。对于在第十三(最后)试验期间输出的电压，负模拟输出电压VOM与在第十二试验中输出的电压相同，而正模拟输出电压VOP高于在第十二试验中输出的电压并接近负模拟输出电压VOM。
实施例2
在实施例1中，正模拟输入电压VIP和负模拟输入电压VIM被描述为差分信号，但正模拟输入电压VIP和负模拟输入电压VIM不需要是差分信号。例如，正模拟输入电压VIP和负模拟输入电压VIM可以是单端信号。作为单端信号的正模拟输入电压VIP和负模拟输入电压VIM的示例被描述为与典型的逐次逼近ADC相比较的实施例2。
图9图示典型的逐次逼近ADC的示例，即，将模拟信号转换为具有2位分辨率的数字信号的2位逐次逼近ADC。图9中示出的2位逐次逼近ADC 30包括解码器31、差分2位DAC 32、比较器33和SAR 34。解码器31、差分2位DAC 32、比较器33和SAR 34的功能与实施例1的解码器11、差分4位DAC 12、比较器13和SAR 14的那些功能类似，因此省略了这些功能的描述。然而，差分2位DAC 32通过输出具有2位分辨率的模拟输出电压而与差分4位DAC 12不同。
SAR 34生成IN0和IN1作为用于逐次逼近处理的控制信号，并将所生成的用于逐次逼近处理的控制信号输出到解码器31。SAR 34生成信号SA并将所生成的信号SA输出到差分2位DAC 32。信号SA是用于执行图10中示出的开关SA的接通/断开控制的信号。
基于从SAR 34输入的信号IN0和IN1，解码器31生成信号SH0、SH1、SL1和SL0并将所生成的信号输出到差分2位DAC 32。信号SH0、SH1、SL1和SL0是用于执行图10中示出的开关SH0、SH1、SL1和SL0的接通/断开控制的信号。
由比较器33输出的比较信号被称为CMP。
信号SA、SA′、SH0、SH1、SL1和SL0各自被输出为指示“接通”的“1”或指示“断开”的“0”。信号SA和SA′执行互逆的接通/断开操作。换句话说，当信号SA接通时，信号SA′断开，以及当信号SA断开时，信号SA′接通。
从2位逐次逼近ADC 30输出的数字信号被称为D输出。
图10图示图9的差分2位DAC 32的电路结构的示例。如图10所示，差分2位DAC 32包括正的2位DAC 35和负的2位DAC 36。正的2位DAC 35和负的2位DAC 36各自包括五个电容器作为无源组件。正的2位DAC 35中的电容器CP21、CP22、CP23、CP24和CP25分别具有C、C、2C、2C和2C的电容。负的2位DAC 36中的电容器CM21、CM22、CM23、CM24和CM25分别具有C、C、2C、2C和2C的电容。
在正的2位DAC 35中，电容器CP21经由开关SA和SA′分别连接到正模拟输入电压VIP和低电压参考电压VRL。电容器CP22经由开关SA、SH0和SL0分别与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CP23经由开关SA、SH1和SL1分别与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。
电容器CP24和CP25经由相应的开关SA连接到正模拟输入电压VIP。电容器CP24经由开关SA′连接到高电压参考电压VRH，并且电容器CP25经由开关SA′连接到低电压参考电压VRL。电容器CP21、CP22、CP23、CP24和CP25经由开关SA连接到固定电压。比较器输入的公共电压被固定为VRH/2。
在负的2位DAC 36中，电容器CM21经由开关SA和SA′分别连接到负模拟输入电压VIM和高电压参考电压VRH。电容器CM22经由开关SA、SH0和SL0分别与负模拟输入电压VIM、低电压参考电压VRL和高电压参考电压VRH并联连接。电容器CM23经由开关SA、SH1和SL1分别与负模拟输入电压VIM、低电压参考电压VRL和高电压参考电压VRH并联连接。
电容器CM24和CM25经由相应的开关SA连接到负模拟输入电压VIM。电容器CM24经由开关SA′连接到低电压参考电压VRL，并且电容器CM25经由开关SA′连接到高电压参考电压VRH。电容器CM21、CM22、CM23、CM24和CM25经由开关SA连接到固定电压VRH/2。
在差分2位DAC 32中，提供了电容器CP24、CP25、CM24和CM25以便使作为单端信号的正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压与高电压参考电压VRH和低电压参考电压VRL之间的差分电压匹配。换句话说，利用电容器CP24、CP25、CM24和CM25，即使当输入电压是单端信号时，正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压变成与当输入电压是差分信号时的相同的差分电压。因此，可以在没有任何降低的情况下保持差分2位DAC 32中的分辨率。
接下来，参考图11和图12，描述了2位逐次逼近ADC 30中的每个信号的示例和数字输出的示例。在图11和图12中，信号IN0、IN1和CMP的逻辑电平被指示为“0”或“1”。
图11图示输入到图9的差分2位DAC 32中的信号。在图11中，以表格形式指示在采样阶段和试验阶段中的信号SA、IN1、IN0、SH1、SH0、SL1和SL0的接通/断开状态。如图11所示，在采样阶段，只有信号SA接通，即图10中的开关SA接通。因此，与正模拟输入电压VIP对应的电荷累积在正的2位DAC 35的电容器CP21、CP22、CP23、CP24和CP25中，并且与负模拟输入电压VIM对应的电荷累积在负的2位DAC 36的电容器CM21、CM22、CM23、CM24和CM25中。在试验阶段，信号SL1和SL0被控制为分别与信号SH1和SH0相反地接通/断开。因此，开关SL1和SL0被控制为分别与开关SH1和SH0相反地接通/断开。
如从图10和图11中可以看到的，正的2位DAC 35和负的2位DAC36通过分别输入相同信号SH1、SH0、SL1和SL0来被对称地控制。
图12图示图9的逐次逼近ADC 30的数字输出的示例。在这种情况下，作为单端信号的示例，图12图示当高电压参考电压VRH是8V、低电压参考电压VRL是0V并且负模拟输入电压VIM被固定为VRH/2时，根据正模拟输入电压VIP的值输出的数字输出D输出。图12图示当正模拟输入电压VIP的值是1V、3V、5V和7V时的结果。
在图12中，正模拟输出电压VOP和负模拟输出电压VOM通过下面的公式(1)和(2)计算，该公式(1)和(2)是从电荷守恒定律导出的。
VOP＝VRH/2-VIP+(1/8)*VRH*(2*SH1+SH0+2) (1)
VOM＝VRH/2-VIM+(1/8)*VRH*(2*SL1+SL0+2) (2)
在图12中，信号D1和D0分别是在第一位试验和第二位试验中的比较信号CMP。
如图12所示，当正模拟输入电压VIP是1V、3V、5V和7V时，则基于由第一位试验和第二位试验输出的信号D1和D0，D输出分别取0、1、2和3的值。以这种方式，2位逐次逼近ADC 30将模拟信号转换为2位数字输出。
图13是图示根据实施例2的3位逐次逼近ADC的示例的功能框图。3位逐次逼近ADC40包括解码器41、差分3位DAC 42、比较器43和SAR 44并且用单端信号操作。解码器41、差分3位DAC 42、比较器43和SAR 44的功能类似于实施例1的解码器11、差分4位DAC 12、比较器13和SAR 14的那些功能，因此省略了这些功能的描述。然而，差分3位DAC 42通过输出具有3位分辨率的模拟输出电压而与差分4位DAC12不同。
除了在SAR 34中描述的用于逐次逼近处理的控制信号IN0和IN1以及信号SA之外，SAR 44输出信号CTL。信号CTL是用于在最后位试验期间不对称地控制正的3位DAC和负的3位DAC的输入信号。因此，当执行最后位试验时，信号CTL从SAR 44输出到解码器41。
基于从SAR 44输入的信号IN0、IN1和CTL，解码器41生成信号SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0并将所生成的信号输出到差分3位DAC 42。信号SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0是用于执行图14中示出的相应开关SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0的接通/断开控制的信号。
信号SA、SA′、SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0各自被输出为指示“接通”的“1”或指示“断开”的“0”。信号SA和SA′执行互逆的接通/断开控制。从3位逐次逼近ADC40输出的数字信号被称为D输出。
图14图示图13的差分3位DAC 42的电路结构的示例。如图14所示，差分3位DAC 42包括正的3位DAC 45和负的3位DAC 46。正的3位DAC 45和负的3位DAC 46各自包括五个电容器作为无源组件。换句话说，该实施例中的正的3位DAC 45和负的3位DAC 46利用与图10中示出的正的2位DAC 35和负的2位DAC 36相同数量的无源组件来被构造。
在图14中，正的3位DAC 45中的电容器CP31、CP32、CP33、CP34和CP35分别具有C、C、2C、2C和2C的电容。负的3位DAC 46中的电容器CM31、CM32、CM33、CM34和CM35分别具有C、C、2C、2C和2C的电容。
在正的3位DAC 45中，电容器CP31经由开关SA和SLPC分别连接到正模拟输入电压VIP和低电压参考电压VRL。电容器CP31还经由开关SHPC连接到高电压参考电压VRH。电容器CP32经由开关SA、SHP0和SLP0分别与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。电容器CP33经由开关SA、SHP1和SLP1分别与正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL并联连接。
电容器CP34和CP35经由相应的开关SA连接到正模拟输入电压VIP。电容器CP34经由开关SA′连接到高电压参考电压VRH，并且电容器CP35经由开关SA′连接到低电压参考电压VRL。电容器CP31、CP32、CP33、CP34和CP35经由开关SA连接到比较器输入的公共电压。公共电压被固定为VRH/2。
在负的3位DAC 46中，电容器CM31经由开关SA和SA′分别连接到负模拟输入电压VIM和高电压参考电压VRH。电容器CM32经由开关SA、SHM0和SLM0分别与负模拟输入电压VIM、低电压参考电压VRL和高电压参考电压VRH并联连接。电容器CM33经由开关SA、SHM1和SLM1分别与负模拟输入电压VIM、低电压参考电压VRL和高电压参考电压VRH并联连接。
电容器CM34和CM35经由相应的开关SA连接到负模拟输入电压VIM。电容器CM34经由开关SA′连接到低电压参考电压VRL，并且电容器CM35经由开关SA′连接到高电压参考电压VRH。电容器CM31、CM32、CM33、CM34和CM35经由开关SA连接到固定电压VRH/2。
在差分3位DAC 42中，提供电容器CP34、CP35、CM34和CM35，以便使作为单端信号的正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压与高电压参考电压VRH和低电压参考电压VRL之间的差分电压匹配。换句话说，利用电容器CP34、CP35、CM34和CM35，即使当输入电压是单端信号时，正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压也变为与当输入电压是差分信号时的相同的差分电压。因此，可以在没有任何降低的情况下保持差分3位DAC 42中的分辨率。
接下来，参考图15和图16，描述了3位逐次逼近ADC 40中的每个信号的示例和数字输出的示例。在图15和图16中，信号IN0、IN1和CMP的逻辑电平被指示为“0”或“1”。
图15图示输入到图13的差分3位DAC 42中的信号。在图15中，以表格形式指示采样阶段和试验阶段中的信号SA、IN1、IN0、CTL、SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0的接通/断开状态。如图15所示，在采样阶段，只有信号SA接通，即图14中的开关SA接通。因此，与正模拟输入电压VIP对应的电荷累积在正的3位DAC 45的电容器CP31、CP32、CP33、CP34和CP35中，并且与负模拟输入电压VIM对应的电荷累积在负的3位DAC 46的电容器CM31、CM32、CM33、CM34和CM35中。在试验阶段，信号SLP1、SLP0、SLPC、SLM1和SLM0被控制为分别与信号SHP1、SHP0、SHPC、SHM1和SHM0相反地接通/断开。因此，开关SLP1、SLP0、SLPC、SLM1和SLM0被控制为分别与开关SHP1、SHP0、SHPC、SHM1和SHM0相反地接通/断开。
如从图14和图15中可以看到的，在差分3位DAC 42中，与图10和图11中描述的差分2位DAC 32不同，不同的信号SHP1、SHP0、SHPC、SLP1、SLP0、SLPC、SHM1、SHM0、SLM1和SLM0被输入到正的3位DAC 45和负的3位DAC 46中。因此，正的3位DAC 45和负的3位DAC 46被单独地控制。
如从图15中可以看到的，在信号IN0和IN1都是“0”的情况下，如果信号CTL为“0”，则信号SHP1和SHP0都为“0”，而如果信号CTL为“1”，则信号SHP1为“0”且信号SHP0为“1”。在信号IN1为“0”且信号IN0为“1”的情况下，如果信号CTL为“0”，则信号SHP1为“0”且信号SHP0为“1”，而如果信号CTL为“1”，则信号SHP1为“1”且信号SHP0为“0”。在信号IN1为“1”且信号IN0为“0”的情况下，如果信号CTL为“0”，则信号SHP1为“1”且信号SHP0为“0”，而如果信号CTL为“1”，则信号SHP1和信号SHP0都为“1”。在信号IN1和IN0都为“1”的情况下，信号SHP1和SHP0都为“1”。然而，如果信号CTL为“0”，则信号SHPC为“0”，而如果信号CTL为“1”，则信号SHPC为“1”。
图16图示图13的逐次逼近ADC 40的数字输出的示例。这里，假设高电压参考电压VRH为8V并且低电压参考电压VRL为0V。图16图示在负模拟输入电压VIM是固定值的情况下根据正模拟输入电压VIP的值输出的数字输出D输出。在这种情况下，图16图示当负模拟输入电压VIM为VRH/2时的结果。图16还图示了对于当以1V增量从0.5V至7.5V的电压被输入作为正模拟输入电压VIP的值的结果。
在图16中，正模拟输出电压VOP和负模拟输出电压VOM通过下面的公式(3)和(4)计算，该公式(3)和(4)是从电荷守恒定律导出的。
VOP＝VRH/2-VIP+(1/8)*VRH*(2*SHP1+SHP0+SHPC+2) (3)
VOM＝VRH/2-VIM+(1/8)*VRH*(2*SLM1+SLM0+2) (4)
在图16中，信号D2、D1和D0分别是在第一位试验、第二位试验和最后位试验中的比较信号CMP。在最后位试验中，信号CTL为“1”。
如图16所示，基于由第一位试验、第二位试验和最后位试验根据正模拟输入电压VIP的值输出的信号D2、D1和D0，以从0至7的八个电平输出D输出。以这种方式，与2位逐次逼近ADC 30相比，3位逐次逼近ADC 40可利用仅增加一个开关SHPC的简单结构来将分辨率增加一位，而没有增加无源组件的数量。
实施例3
虽然实施例1和实施例2中的差分DAC(差分4位DAC 12和差分3位DAC 32)已被描述为包括作为无源组件的电容器，但是差分DAC中的无源组件不限于电容器。差分DAC中的无源组件可使用电阻器来配置。差分DAC中的无源组件也可使用电阻器和电容器的组合来配置。使用电阻器和电容器的组合配置差分DAC的示例被描述为实施例3。
图17图示与该实施例相关的逐次逼近ADC的示例，即，包括使用作为无源组件的电阻器和电容器的组合配置的差分3位DAC的3位逐次逼近ADC。图17中示出的3位逐次逼近ADC50包括解码器51、差分3位DAC 52、比较器53和SAR 54。解码器51、比较器53和SAR 54的功能类似于实施例1的解码器11、比较器13和SAR 14的那些功能，因此省略了这些功能的描述。
如图17所示，差分3位DAC 52包括1位电容式DAC 55和2位电阻式DAC 56。差分3位DAC 52使用1位电容式DAC 55和2位电阻式DAC 56来输出共有3位分辨率的模拟输出电压。
SAR 54生成IN0、IN1和IN2作为用于逐次逼近处理的控制信号，并将所生成的用于逐次逼近处理的控制信号输出到解码器51。SAR 54生成信号SA并将所生成的信号SA输出到差分3位DAC 52。
基于从SAR 54输入的信号IN0、IN1和IN2，解码器51生成信号SH和SL，将所生成的信号SH和SL输出到1位电容式DAC 55，并且还生成信号SR0、SR1、SR2和SR3，将所生成的信号SR0、SR1、SR2和SR3输出到2位电阻式DAC 56。信号SH、SL、SR0、SR1、SR2和SR3是用于执行图18中示出的相应开关SH、SL、SR0、SR1、SR2和SR3的接通/断开控制的信号。信号SH、SL、SR0、SR1、SR2和SR3各自被输出为指示“接通”的“1”或指示“断开”的“0”。
图18图示图17的差分3位DAC 52的电路结构的示例。如图18所示，2位电阻式DAC56包括具有作为无源组件的串联连接的四个电阻器R的电阻器串57。从电阻器串57的一端57a供应高电压参考电压VRH，并且从另一端57b供应低电压参考电压VRL。电阻器R之间的电压按照从供应高电压参考电压VRH的端57a起的顺序被设置为V3、V2和V1。
在电阻器串57中，开关SR0连接到端57a，并且按照从端57a起的顺序，开关SR1、SR2和SR3连接在电阻器R之间。换句话说，在电阻器串57中，开关SR1连接到电压V3的节点，开关SR2连接到电压V2的节点以及开关SR3连接到电压V1的节点。这些开关SR0、SR1、SR2和SR3并联连接，并且从这些开关的未连接到电阻器串57的另一侧输出负参考电压VRM。
在电阻器串57中，开关SR0连接到另一端57b，并且按照从另一端57b起的顺序，开关SR1、SR2和SR3连接在电阻器R之间。换句话说，在电阻器串57中，开关SR1连接到电压V1的节点，开关SR2连接到电压V2的节点以及开关SR3连接到电压V3的节点。这些开关SR0、SR1、SR2和SR3并联连接，并且从这些开关的未连接到电阻器串57的另一侧输出正参考电压VRP。
1位电容式DAC 55包括正的1位DAC 58和负的1位DAC 59。正的1位DAC 58和负的1位DAC 59各自包括四个电容器作为无源组件。例如，电容器CP41、CP42、CP43和CP44设置在正的1位DAC 58中，并且电容器CM41、CM42、CM43和CM44设置在负的1位DAC 59中。
在正的1位DAC 58中，电容器CP41经由开关SA连接到正模拟输入电压VIP。电容器CP41还经由开关SA′连接到由2位电阻式DAC 56输出的正参考电压VRP。电容器CP42经由开关SA、SH和SL分别连接到正模拟输入电压VIP、高电压参考电压VRH和低电压参考电压VRL。
电容器CP43和CP44经由相应的开关SA连接到正模拟输入电压VIP。电容器CP43经由开关SA′连接到高电压参考电压VRH，并且电容器CP44经由开关SA′连接到低电压参考电压VRL。电容器CP41、CP42、CP43和CP44经由开关SA连接到2位电阻式DAC 56的输出电压V2。
在负的1位DAC 59中，电容器CM41经由开关SA连接到负模拟输入电压VIM。电容器CM41还经由开关SA′连接到由2位电阻式DAC 56输出的负参考电压VRM。电容器CM42经由开关SA、SH和SL分别连接到负模拟输入电压VIM、低电压参考电压VRL和高电压参考电压VRH。
电容器CM43和CM44经由相应的开关SA连接到负模拟输入电压VIM。电容器CM43经由开关SA′连接到高电压参考电压VRH，并且电容器CM44经由开关SA′连接到低电压参考电压VRL。电容器CM41、CM42、CM43和CM44经由开关SA连接到2位电阻式DAC 56的输出电压V2的节点。
在差分3位DAC 52中，提供电容器CP43、CP44、CM43和CM44，以便使作为单端信号的正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压与高电压参考电压VRH和低电压参考电压VRL之间的差分电压匹配。换句话说，利用电容器CP43、CP44、CM43和CM44，即使当输入电压是单端信号时，正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压也变为与当输入电压是差分信号时的相同的差分电压。因此，可以在没有任何降低的情况下保持差分3位DAC 52中的分辨率。
在差分3位DAC 52中，基于从解码器51输入的信号来控制开关，并且输出总共有3位分辨率的正模拟输出电压VOP和负模拟输出电压VOM。
差分3位DAC 52使用相同信号SR0、SR1、SR2和SR3来控制输出正参考电压VRP和负参考电压VRM的电路。因此，在这些电路中执行同步控制。
图19是图示根据实施例3的4位逐次逼近ADC的示例的功能框图。图19中示出的4位逐次逼近ADC 60包括解码器61、差分4位DAC 62、比较器63和SAR 64。解码器61、比较器63和SAR64的功能类似于实施例1的解码器11、比较器13和SAR 14的那些功能，因此省略了这些功能的描述。
如图19所示，差分4位DAC 62包括1位电容式DAC 65和3位电阻式DAC 66。差分4位DAC 62使用1位电容式DAC 65和3位电阻式DAC 66来输出总共有4位分辨率的模拟输出电压。
SAR 64生成IN0、IN1和IN2作为用于逐次逼近处理的控制信号，并将所生成的用于逐次逼近处理的控制信号输出到解码器61。SAR64生成信号SA并将所生成的信号SA输出到差分4位DAC 62。SAR 64还生成用于在最后位试验中执行异步控制的输入信号CTL并将信号CTL输出到解码器61。
基于从SAR64输入的信号IN0、IN1和IN2，解码器61生成信号SH和SL，将所生成的信号SH和SL输出到1位电容式DAC 55，并且还生成信号SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3，将所生成的信号SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3输出到3位电阻式DAC 66。信号SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3是用于执行图20中示出的相应开关SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3的接通/断开控制的信号。信号SH、SL、SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3各自被输出为指示“接通”的“1”或指示“断开”的“0”。
图20图示图19的差分4位DAC 62的电路结构的示例。如图20所示，3位电阻式DAC66包括具有作为无源组件的串联连接的四个电阻器R的电阻器串67。从电阻器串67的一端67a供应高电压参考电压VRH，并且从另一端67b供应低电压参考电压VRL。电阻器R之间的电压按照从供应高电压参考电压VRH的端67a起的顺序被设置为V3、V2和V1。
在电阻器串67中，开关SRM0连接到端67a，并且按照从端67a起的顺序，开关SRM1、SRM2和SRM3连接在电阻器R之间。换句话说，在电阻器串67中，开关SRM1连接到电压V3的节点，开关SRM2连接到电压V2的节点以及开关SRM3连接到电压V1的节点。这些开关SRM0、SRM1、SRM2和SRM3并联连接，并且从这些开关的未连接到电阻器串67的另一侧输出负参考电压VRM。
在电阻器串67中，开关SRP0连接到另一端67b，并且按照从另一端67b起的顺序，开关SRP1、SRP2、SRP3和SRP4连接在电阻器R之间。换句话说，在电阻器串67中，开关SRP1连接到电压V1的节点，开关SRP2连接到电压V2的节点，开关SRP3连接到电压V3的节点以及开关SRP4连接到高电压参考电压VRH的节点。这些开关SRP0、SRP1、SRP2、SRP3和SRP4并联连接，并且从这些开关的未连接到电阻器串67的另一侧输出正参考电压VRP。
1位电容式DAC 65包括正的1位DAC 68和负的1位DAC 69。1位电容式DAC 65的结构类似于以上描述的1位电容式DAC 55的结构，因此省略了该结构的描述。
接下来，参考图21至图24，描述了4位逐次逼近ADC 60中的每个信号的示例和数字输出的示例。
图21图示输入到图19的1位电容式DAC 65中的信号。在图21中，以表格形式指示采样阶段和试验阶段中的信号SA、SH和SL的接通/断开状态和信号IN2的逻辑电平。如图21所示，在采样阶段，信号SA接通，即图20中的开关SA接通。因此，与正模拟输入电压VIP对应的电荷累积在正的1位DAC 68的电容器CP51、CP52、CP53和CP54中，并且与负模拟输入电压VIM对应的电荷累积在负的1位DAC 69的电容器CM51、CM52、CM53和CM54中。
图22图示输入到图19的3位电阻式DAC的信号和从其输出的信号。这里，假设高电压参考电压VRH为16V，低电压参考电压VRL为0V，电压V3为12V，电压V2为8V以及电压V1为4V。在图22中，以表格形式指示输入到解码器61中的信号IN1、IN0和CTL、基于信号IN1、IN0和CTL由解码器61输出到3位电阻式DAC 66的信号SRP0、SRP1、SRP2、SRP3、SRP4、SRM0、SRM1、SRM2和SRM3以及由3位电阻式DAC 66输出的正参考电压VRP和负参考电压VRM。
如图22所示，不管信号CTL是“0”还是“1”，信号SRM0、SRM1、SRM2和SRM3并不改变。因此，开关SRM0、SRM1、SRM2和SRM3执行相同的接通/断开操作，而与是否执行最后位试验无关。相反地，当信号CTL为“1”时，与当信号CTL为“0”时相比，信号SRP0、SRP1、SRP2、SRP3和SRP4的接通/断开状态改变。因此，开关SRP0、SRP1、SRP2、SRP3和SRP4的接通/断开操作在当信号CTL为“1”时和当信号CTL为“0”时之间变化。以这种方式，3位电阻式DAC 66在最后位测试期间实现非对称控制。
通过执行非对称控制，3位电阻式DAC 66可输出具有3位分辨率的正参考电压VRP和负参考电压VRM。以这种方式，差分4位DAC 62输出具有4位分辨率的模拟电压。
图23图示图19的逐次逼近ADC 60的数字输出的示例。图23图示在单端信号被输入到差分4位DAC 62中的情况下的数字输出D输出。换句话说，负模拟输入电压VIM为V2(8V)。图23图示对于当以1V增量从0.5V至15.5V的电压被输入作为正模拟输入电压VIP的值时的结果。
在图23中，正模拟输出电压VOP和负模拟输出电压VOM通过下面的公式(5)和(6)计算，该公式(5)和(6)是从电荷守恒定律导出的。
VOP＝VRH/2-VIP+(1/4)*(VRP+VRH*(SH+1)) (5)
VOM＝VRH/2-VIM+(1/4)*(VRM+VRH*(SL+1)) (6)
在图23中，信号D3、D2、D1和D0分别是在第一位试验、第二位试验、第三位试验和最后位试验中的比较信号CMP。在最后位试验中，信号CTL为“1”。
图24图示图19的逐次逼近ADC 60的数字输出的另一示例。图24图示在差分信号被输入到差分4位DAC 62中的情况下的数字输出D输出。令正模拟输入电压VIP和负模拟输入电压VIM之间的差为ΔVI，图23图示对于当以1V增量从-7.5V至7.5V的电压被输入作为ΔVI时的结果。
如图23和图24所示，基于由第一位试验、第二位试验、第三位试验和最后位试验输出的信号D3、D2、D1和D0，以从0至15的16个电平输出D输出。以这种方式，与3位逐次逼近ADC50相比，4位逐次逼近ADC 60可利用仅增加一个开关SRP4的简单结构来将分辨率增加一位，而没有增加无源组件的数量。
虽然已经基于示例并基于附图描述了实施例，但是应当注意的是，基于本公开，各种变化和修改对于本领域的技术人员将是明显的。因此，这样的变化和修改被理解为包括在本公开的范围内。例如，包括在组件中的功能等可以以任何逻辑一致的方式重新排序。此外，单元、步骤等可被组合成一个或被划分，和/或附加单元、步骤等可以在本公开的范围内使用。
例如，尽管在以上实施例中在最后位试验中仅控制正极侧，但是最后位试验的控制不以此方式限制。例如，本公开的效果可通过在最后位试验中仅控制负极侧来获得。在另一示例中，本公开的效果可通过在不同/随后的转换操作中在最后位试验的正极侧和负极侧之间交替控制来获得，其中这样的交替控制可基于由提供给SAR的外部控制信号设置的(例如，存储在寄存器中的)位。
例如，在实施例1至3中，已经描述了包括差分DAC(差分4位DAC12、差分3位DAC 42和差分4位DAC 62)和比较器(比较器13、43和63)的逐次逼近ADC，但本公开并不限于这些示例。例如，代替差分DAC和比较器，本公开可应用于具有包括差分比较器电路的并行(闪速)ADC的配置。
图25图示根据本公开的设置在闪速ADC中的差分比较器电路的电路结构的示例。差分比较器电路包括连接到正输入端子的电容器CP和连接到比较器73的负输入端子的电容器CM。输入公共电压VCM经由相应的开关SA连接到比较器73的正输入端子和负输入端子。
电容器CP经由开关SA和SR分别连接到正模拟输入电压VIP和正参考电压VRP。电容器CM经由开关SA、SR1和SR2分别连接到负模拟输入电压VIM、第一负参考电压VRM1和第二负参考电压VRM2。这些开关SA、SR、SR1和SR2基于从解码器提供的信号而被控制为接通/或断开。通过包括多个(例如，2N(N为大于或等于一的整数))图25中示出的差分比较器电路，根据本公开的闪速ADC将模拟信号转换成具有(N+1)位分辨率的数字信号。
图26图示在图25中示出的差分比较器电路中的每个开关的控制状态的示例。在图26中，每个开关的“接通”和“断开”状态被分别图示为“1”和“0”。差分比较器电路在三个步骤中执行模数转换：采样、粗略控制和精细控制。
如图26所示，在采样期间，开关SA接通并且电荷累积在电容器CP和CM中。接下来，在粗略ADC处理期间，正极侧上的开关SR和负极侧上的开关SR1接通。在精细ADC处理期间，正极侧上的开关SR保持接通，而在负极侧上，开关SR1断开且开关SR2接通。换句话说，在粗略ADC处理和精细ADC处理中，只有供应给负极侧上的电容器CM的参考电压改变。在典型的差分比较器电路中，与图25中示出的差分比较器电路相比，由于负极侧上仅存在一个参考电压的输入，因此在ADC处理期间对正极侧和负极侧执行对称控制。相比之下，在设有根据本公开的闪速ADC的差分比较器电路中执行如上所述的非对称控制。
图27图示包括图25中示出的差分比较器电路的四个的3位并行ADC的数字输出的示例。图27图示其中正参考电压VRP和第一负参考电压VRM1之间的电势差为8V的情况的示例。在3位并行ADC中，执行了当开关SR1接通时执行的粗略2位ADC处理以及当开关SR2接通时执行的精细1位ADC处理。
在图27中，CMP#指示包括在3位并行ADC中的四个比较器的ID号。四个比较器在下面被指示为CMP#1、CMP#2、CMP#3和CMP#4。正模拟输入电压VIP和负模拟输入电压VIM被输入到四个比较器CMP#1、CMP#2、CMP#3和CMP#4中。
在图27中，ΔVIN是正模拟输入电压VIP和负模拟输入电压VIM之间的差分电压(模拟输入差分电压)并被计算为VIP-VIM。此外，ΔVREF是正参考电压VRP和负参考电压VRM1或VRM2之间的差分电压(参考差分电压)并被计算为VRP-VRM1或VRP-VRM2。
在比较器CMP#1、CMP#2、CMP#3和CMP#4中，精细1位ADC处理中的ΔVREF比粗略2位ADC处理中的ΔVREF增加了2V。该差是第一负参考电压VRM1和第二负参考电压VRM2之间的差。
在图27中，作为判断ΔVIN和ΔVREF之间的幅度关系的结果，CMPO是比较器的输出逻辑。在该示例中，当ΔVIN大于ΔVREF(ΔVIN>ΔVREF)时，输出“1”，而当ΔVIN小于ΔVREF(ΔVIN<ΔVREF)时，输出“0”。
在粗略2位ADC处理期间，2位模数输出结果D输出1通过将温度计码转换成数字值来计算，该温度计码基于来自比较器CMP#1、CMP#2、CMP#3和CMP#4的输出而导出。
在精细1位ADC处理期间，1位模数输出结果D输出2通过将温度计码转换成数字值来计算，该温度计码基于来自比较器CMP#1、CMP#2、CMP#3和CMP#4的输出而导出。
基于模数输出结果D输出1和模数输出结果D输出2，3位并行ADC计算3位数字输出D输出。
以这种方式，尽管模拟信号通过典型的闪速ADC中的2N(在以上示例中N＝2)比较器被转换成具有N位分辨率的数字信号，但是模拟信号通过根据本公开的闪速ADC中的2N比较器被转换成(N+1)位数字信号。

Claims (20)

1.一种模数转换器，包括：
数模转换器，所述数模转换器被配置为输出参考电压和模拟信号的电压之间的差分电压；
比较器，所述比较器被配置为输出与由所述数模转换器输出的所述差分电压对应的比较信号；以及
寄存器，所述寄存器被配置为使所述数模转换器生成N对差分电压，其中N是大于或等于一的整数，以通过使所述数模转换器的正极侧和负极侧中的一个输出第(N+1)差分电压并且使所述正极侧和所述负极侧中的另一个输出等于第N差分电压的差分电压作为第(N+1)差分电压来使所述数模转换器生成第(N+1)对差分电压，并输出与(N+1)个所述比较信号中的具有最小电压的最小比较信号对应的数字信号。
2.如权利要求1所述的模数转换器，其中，所述数模转换器是差分数模转换器，所述差分数模转换器包括一对转换器，所述一对转换器中的每个转换器包括(N+1)个无源组件，所述参考电压和所述模拟信号的电压被输入到所述无源组件中，并且N个差分电压在所述参考电压和所述模拟信号的电压之间生成。
3.如权利要求2所述的模数转换器，其中，所述寄存器使所述一对转换器中的一个转换器中的一个无源组件连接到所述参考电压并输出第(N+1)差分电压。
4.如权利要求1所述的模数转换器，还包括解码器，所述解码器被配置为基于从所述寄存器获得的信号，将数字信号输入到所述数模转换器中。
5.如权利要求2所述的模数转换器，其中，所述一对转换器中的所述无源组件是电容器、电阻器或电容器和电阻器的组合。
6.如权利要求2所述的模数转换器，其中，所述一对转换器中的所述无源组件利用二元系统或分段系统来配置。
7.如权利要求1所述的模数转换器，其中，所述模拟信号是差分信号或单端信号。
8.如权利要求1所述的模数转换器，包括包含所述比较器的多个比较器。
9.如权利要求8所述的模数转换器，其中，具有不同电压电平的两个参考电压经由开关连接到所述多个比较器中的正极侧和负极侧中的一个上的输入端子。
10.如权利要求9所述的模数转换器，其中，所述寄存器在使所述数模转换器输出第(N+1)差分电压时通过控制所述开关来切换连接到所述输入端子的所述参考电压。
11.一种在模数转换器中使用的方法，所述模数转换器包括数模转换器、比较器和寄存器，所述方法包括：
所述数模转换器输出参考电压和模拟信号的电压之间的差分电压；
所述比较器输出与由所述数模转换器输出的所述差分电压对应的比较信号；
所述寄存器使所述数模转换器生成N对差分电压，其中N是大于或等于一的整数；
所述寄存器通过使所述数模转换器的正极侧和负极侧中的一个输出第(N+1)差分电压并使所述正极侧和所述负极侧中的另一个输出等于第N差分电压的差分电压作为第(N+1)差分电压来使所述数模转换器生成第(N+1)对差分电压；以及
所述寄存器输出与(N+1)个所述比较信号中具有最小电压的最小比较信号对应的数字信号。
12.如权利要求11所述的方法，其中：
所述数模转换器包括一对转换器，所述一对转换器中的每个转换器包括(N+1)个无源组件；以及
所述方法还包括所述转换器各自将所述参考电压和所述模拟信号的电压输入到所述无源组件中，并且生成所述参考电压和所述模拟信号的电压之间的N个差分电压。
13.如权利要求12所述的方法，还包括所述寄存器使所述一对转换器中的一个转换器中的一个无源组件连接到所述参考电压并输出所述第(N+1)差分电压。
14.如权利要求11所述的方法，其中：
所述模数转换器包括解码器；以及
所述方法还包括基于从所述寄存器获得的信号，所述解码器将数字信号输入到所述数模转换器中。
15.如权利要求12所述的方法，其中，所述一对转换器中的所述无源组件是电容器、电阻器或电容器和电阻器的组合。
16.如权利要求12所述的方法，其中，所述一对转换器中的所述无源组件利用二元系统或分段系统来配置。
17.如权利要求11所述的方法，其中，所述模拟信号是差分信号或单端信号。
18.如权利要求11所述的方法，其中，所述模数转换器包括包含所述比较器的多个比较器。
19.如权利要求18所述的方法，其中，具有不同电压电平的两个参考电压经由开关连接到所述多个比较器中的正极侧和负极侧中的一个上的输入端子。
20.如权利要求19所述的方法，还包括所述寄存器在使所述数模转换器输出第(N+1)差分电压时通过控制所述开关来切换连接到所述输入端子的所述参考电压。
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