CN106796879A - 保护制造中半导体晶片的外围的方法以及相关制造中晶片及系统 - Google Patents

保护制造中半导体晶片的外围的方法以及相关制造中晶片及系统 Download PDF

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Abstract

举例来说，处理半导体晶片的方法可涉及将下列项囊封在囊封材料中：半导体材料的晶片的有效表面及每一侧表面；定位在所述晶片的所述有效表面上的多个半导体装置；定位在所述晶片的背侧表面上的粘合材料的经暴露侧表面；及通过所述粘合材料紧固到所述晶片的载体衬底的侧表面的至少一部分。可通过移除所述囊封材料的至少一部分而暴露所述粘合材料的所述侧表面的至少一部分。可使所述载体衬底从所述晶片卸离。还揭示处理系统及制造中半导体晶片。

Description

保护制造中半导体晶片的外围的方法以及相关制造中晶片及 系统
优先权主张
本申请案主张2014年9月15日申请的标题为“保护制造中半导体晶片的外围的方法以及相关制造中晶片及系统(Methods of Protecting Peripheries of In-ProcessSemiconductor Wafers and Related In-Process Wafers and Systems)”的第14/485,973号美国专利申请案的申请日期的权利。
技术领域
本发明大体上涉及半导体晶片及保护半导体晶片的方法。更具体来说，所揭示实施例涉及在处理期间保护半导体晶片的外围的方法且涉及相关制造中晶片。
背景技术
制造中半导体晶片的有效表面及包括定位在所述有效表面上的半导体裸片的堆叠的半导体装置可至少部分囊封在囊封材料中。举例来说，囊封材料可经施配遍及由载体支撑的薄化半导体晶片的有效表面的一部分，以覆盖且保护定位在有效表面上的半导体装置。更具体来说，具有小于晶片的外径的内径的模具本体可用来围绕晶片的外围接触晶片的主要表面，例如有效表面。呈所谓模制化合物的形式的囊封材料可流动到模具中，遍及有效表面，且遍及并围绕每一半导体装置。囊封材料可经固化，且模具可经移除以免接触晶片的外围。模具本体与晶片表面的接触通过防止模具化合物到达晶片的边缘而防止污染。
然而，上述方法导致在使晶片与载体解除接合之后暴露晶片边缘，其易受边缘碎裂及破裂影响，从而引起处置问题。
附图说明
虽然本发明以特别指出且清楚主张的具体实施例的权利要求书结束，但在结合附图阅读时可从下文描述更容易地确定本发明的范围内的实施例的各个特征及优点，在附图中：
图1是半导体材料的晶片的横截面视图；
图2是囊封模具中的图1的晶片的横截面视图；
图3是具有囊封材料的图2的晶片的横截面视图；
图4是在移除囊封材料的一部分之后的图3的晶片的横截面视图；
图5是在使载体晶片从衬底卸离之后的图4的晶片的横截面视图；及
图6是囊封模具的另一实施例中的图1的晶片的横截面视图。
具体实施方式
本发明中呈现的图解并非意为任何特定半导体装置、半导体材料的晶片、保护晶片的方法中的动作或其组件的实际视图，而仅意为用来描述说明性实施例的理想化表示。因此，图式未必按比例绘制。
所揭示实施例大体上涉及保护半导体晶片的外围的方法以及相关系统及设备。更具体来说，揭示保护半导体材料的晶片的外围的方法的实施例，其可涉及将晶片的有效表面及有效表面上的半导体装置更完全地囊封在囊封材料中，使得囊封材料保护半导体晶片的外围。
如上文提及，当用于囊封的模具本体在晶片的外围处接触主要表面(例如有效表面)时，外围可能未囊封在囊封材料中，因为所述外围被模具覆盖。晶片的未经囊封外围然后可易受损坏。举例来说，晶片可较薄(约40μm到约60μm厚度的数量级)且为脆性半导体材料(通常为硅)。因为晶片在其已从载体衬底卸离之后需要额外处理、装运及其它处置，所以晶片的外围可能破裂、碎裂或以其它方式受损。随着裂痕从外围径向向内传播，对外围的损坏甚至可能影响晶片的其它区域。因此，晶片的有效表面上的半导体装置可受损，从而降低良率。
另外，迫使模具抵靠晶片的外围可将不必要应力引入到晶片中。举例来说，模具可在晶片的外围处用100kN或更大(例如，200kN或更大)的力抵压有效表面。晶片内的应力可超过2MPa、4MPa或甚至9MPa，这可引入裂痕，所述裂痕随后可能传播而损坏晶片。
参考图1，图中展示半导体材料的晶片100的横截面视图。晶片100可为(例如)半导体材料薄片，且可包含晶片100的一侧上的有效表面102及晶片100的另一相对侧上的背侧表面104。在晶片100的外围处，侧表面106或多个侧表面可在有效表面102与背侧表面104之间延伸且与其交叉。更具体来说，晶片100可为(例如)硅材料的薄、至少基本上圆形盘。晶片100的厚度TW可(例如)约500微米或更小。更具体来说，晶片100的厚度TW可(例如)约100微米或更小。作为具体非限制性实例，晶片100的厚度TW可为约50微米或更小(例如，约40微米)。在其中晶片100是圆形的实施例中，晶片100的外径OD可(例如)约100mm或更大。更具体来说，晶片100的外径OD可(例如)约200mm或更大。作为具体非限制性实例，晶片100的外径OD可为约300mm或更大。
至少一个半导体装置108可定位在晶片100的有效表面102上。举例来说，晶片100可包含分布在晶片100的有效表面102上的多个半导体装置108。至少一个半导体装置108可包含(例如)嵌入在晶片100的有效表面102内的集成电路110。更具体来说，每一半导体装置108可包含(例如)限定在晶片100的有效表面102上的预定区域内的集成电路110。道112可界定在有效表面102上的半导体装置108之间。至少一个半导体装置108可包含(例如)定位在有效表面102上的至少一个半导体裸片114。更具体来说，每一半导体装置108可包含定位在有效表面102上方的半导体裸片114的堆叠。半导体裸片114可彼此电连接且电连接到晶片100的未经单一化半导体裸片114的集成电路110，且可以物理方式紧固到晶片100。
晶片100可紧固到载体衬底116以加固晶片100。载体衬底116可为(例如)经配置以支撑且保护晶片100的材料(例如，半导体材料或玻璃材料)的刚性片。在一些实施例中，载体衬底116可大于晶片100。举例来说，载体衬底116的上表面118的表面积可大于晶片100的有效表面102的表面积。更具体来说，在其中载体衬底116及晶片100中的每一者的横截面是圆形的实施例中，载体衬底116的直径D可大于晶片100的外径OD。作为具体非限制性实例，载体衬底116的直径D可大于晶片100的外径OD达约1mm与约50mm之间(例如，约5mm)。在其它实施例中，载体衬底116的直径D可至少基本上等于晶片100的外径OD。
粘合材料120可定位在晶片100与载体衬底116之间。更具体来说，粘合材料120可接触晶片100的背侧表面104及载体衬底116的上表面118以将晶片100紧固到载体衬底116。作为具体非限制性实例，粘合材料120可为来自密苏里州罗拉市的布鲁尔科技公司(BrewerScience,Inc.of Rolla,MO)的HT-10.10或220；来自犹他州墨里市(Murray,UT)的3M的LC3200、LC5300或LC5320；来自日本东京的信越化学公司(Shin-Etsu Chemical Co.of Tokyo,Japan)的三层临时接合材料；或来自俄勒冈州希尔斯波洛市(Hillsboro,OR)的TOK的A4004或A4007。粘合材料120的厚度TA可(例如)在约20微米与约200微米之间。更具体来说，粘合材料120的厚度TA可(例如)在约40微米与约100微米之间。作为具体非限制性实例，粘合材料120的厚度TA可在约50微米与约80微米之间(例如，约65微米)。
图2是安置在囊封模具122中的图1的晶片100的横截面视图。更具体来说，晶片100、晶片100的有效表面102上的半导体装置108及粘合材料120的至少一部分可定位在模具122中。作为具体非限制性实例，晶片100、半导体装置108、粘合材料120及载体衬底116的至少一部分(例如，整个载体衬底116)可定位在模具122内。
模具122可包含(例如)上模具部件124及下模具部件126。上模具部件124可界定上模具部件124内的凹部128(例如，凹面(concavity))，所述凹部128经定大小以将晶片100、晶片100的有效表面102上的半导体装置108及粘合材料120的至少一部分接纳在凹部128内。更具体来说，上模具部件124可界定经定大小且经塑形以接纳晶片100、半导体装置108、粘合材料120的凹部128，且载体衬底116的至少一部分(例如，整个载体衬底116)可定位在模具122中。
由上模具部件124界定的凹部128的内径ID可大于晶片100的外径OD。举例来说，凹部128的内径ID可大于晶片100的外径OD达约0.001％与约10％之间。更具体来说，凹部128的内径ID可(例如)大于晶片100的外径OD达约0.002％与约5％之间。作为具体非限制性实例，凹部128的内径ID可大于晶片100的外径OD达约0.003％与约1％之间(例如，约0.05％)。凹部128的内径ID可(例如)大于晶片100的外径OD达约30mm或更少。更具体来说，凹部128的内径ID可(例如)大于晶片100的外径OD达约10mm或更少。作为具体非限制性实例，凹部128的内径ID可大于晶片100的外径OD达约5mm或更少(例如，约1mm)。
由上模具部件124界定的凹部128的内径ID可大于载体衬底116的直径D。举例来说，凹部128的内径ID可大于载体衬底116的直径D达约0.001％与约9％之间。更具体来说，凹部128的内径ID可(例如)大于载体衬底116的直径D达约0.002％与约4％之间。作为具体非限制性实例，凹部128的内径ID可大于载体衬底116的直径D达约0.003％与约0.09％之间(例如，约0.09％)。凹部128的内径ID可(例如)大于载体衬底116的直径D达约10mm或更少。更具体来说，凹部128的内径ID可(例如)大于载体衬底116的直径D达约5mm或更少。作为具体非限制性实例，凹部128的内径ID可大于载体衬底116的直径D达约2.5mm或更少(例如，约1mm)。
在将半导体装置108围封在凹部128内时，上模具部件124可不接触晶片100，与使用常规模具本体相比，这可消除对晶片100的应力施加。更具体来说，在将半导体装置108围封在凹部128内时，上模具部件124可不在晶片100的外围处接触晶片100的有效表面102。在一些实施例中，上模具部件124可不接触晶片100、粘合材料120或载体衬底116。举例来说，上模具部件124可接触下模具部件126以将晶片100、粘合材料120及载体衬底116围封在凹部128内。更具体来说，载体衬底116可支撑在下模具部件126上，且上模具部件124可接触且抵压下模具部件126以将晶片100、粘合材料120及载体衬底116围封在凹部128内。
上模具部件124及下模具部件126中面向凹部128的表面可加衬有释放材料130。举例来说，释放材料130可涂布上模具部件124中界定凹部128的表面及下模具部件126中可支撑载体衬底116的表面。释放材料130可实现从模具122的更容易后续释放。释放材料130可为(例如)来自宾夕法尼亚州艾克斯顿市(Exton,PA)的AGC的ETFE膜50MW 390NT或ETFE膜50HK 390NT。在一些实施例中，上模具部件124上的释放材料130可不同于下模具部件126上的释放材料130。在其它实施例中，上模具部件124上的释放材料130可与下模具部件126上的释放材料130相同。
图3是具有囊封材料132的图2的晶片100的横截面视图。举例来说，囊封材料132可定位在模具122中遍及晶片100的经暴露表面、晶片100的有效表面102上的半导体装置108的经暴露表面及粘合材料120的经暴露表面。更具体来说，呈可流动状态的囊封材料132可围绕晶片100的有效表面102及每一侧表面106、至少部分包围半导体装置108、围绕粘合材料120的每一侧表面134及至少部分沿载体衬底116的每一侧表面136施配到模具122中。作为具体非限制性实例，流体囊封材料132可在真空下流动到模具122的凹部128中以接触及覆盖晶片100的有效表面102及每一侧表面106，包围半导体装置108的经暴露侧表面及(视情况)顶部表面，接触及覆盖粘合材料120的每一侧表面134，且接触及覆盖载体衬底116的每一侧表面136。随后可使囊封材料132固化到至少基本上固态。
接近晶片100的外围的囊封材料132的宽度W1可(例如)在晶片100的外径OD的约0.001％与约10％之间。更具体来说，接近晶片100的外围的囊封材料132的宽度W1可(例如)在晶片100的外径OD的约0.002％与约5％之间。作为具体非限制性实例，接近晶片100的外围的囊封材料132的宽度W1可在晶片100的外径OD的约0.003％与约1％之间(例如，约0.05％)。接近晶片100的外围的囊封材料132的宽度W1可(例如)约30mm或更小。更具体来说，接近晶片100的外围的囊封材料132的宽度W1可(例如)约10mm或更小。作为具体非限制性实例，接近晶片100的外围的囊封材料132的宽度W1可约5mm或更小(例如，约1mm)。
接近载体衬底116的外围的囊封材料132的宽度W2可(例如)在载体衬底116的直径D的约0.001％与约9％之间。更具体来说，接近载体衬底116的外围的囊封材料132的宽度W2可(例如)在载体衬底116的直径D的约0.002％与约4％之间。作为具体非限制性实例，接近载体衬底116的外围的囊封材料132的宽度W2可在载体衬底116的直径D的约0.003％与约0.09％之间(例如，约0.09％)。接近载体衬底116的外围的囊封材料132的宽度W2可(例如)约10mm或更小。更具体来说，接近载体衬底116的外围的囊封材料132的宽度W2可(例如)约5mm或更小。作为具体非限制性实例，接近载体衬底116的外围的囊封材料132的宽度W2可约2.5mm或更小(例如，约1mm)。
图4是在移除囊封材料132的一部分之后的图3的晶片100的横截面视图。举例来说，可从囊封模具122内移除晶片100、半导体装置108、粘合材料120、载体衬底116及囊封材料132，且可移除覆盖粘合材料120的外围的囊封材料132的一部分，以在外围处暴露粘合材料120的至少一部分。更具体来说，可移除覆盖晶片100的外围及粘合材料120的外围的囊封材料132的一部分，以在外围处暴露晶片100的每一侧表面106及粘合材料120的一部分。作为具体非限制性实例，可使用晶片修整装置(例如，锯刀)来从囊封材料132的外围开始且朝向晶片100及粘合材料120径向向内行进来移除覆盖晶片100的外围及粘合材料120的外围的囊封材料132的一部分，以暴露晶片100的每一侧表面106及粘合材料120的侧表面134的一部分。暴露粘合材料120的至少一部分可促进晶片100从载体衬底116的后续卸离。
囊封材料132的至少一个侧表面138可与晶片100的至少一个对应侧表面106至少基本上齐平。举例来说，囊封材料132的每一侧表面138可与晶片100的对应侧表面106至少基本上齐平。更具体来说，由囊封材料132界定的单个环形侧表面138(其可展现圆形横截面形状)可与晶片100的对应环形侧表面106(其可类似地展现圆形横截面形状)至少基本上齐平。换句话来说，由囊封材料132界定的侧表面138及由晶片100界定的侧表面106可协作地界定连续不间断侧表面。更具体来说，可能不存在由晶片100的外围界定的凸缘，所述凸缘可能未横向突出超过囊封材料132的侧表面138。
在粘合材料120的边缘的仅一部分暴露时，粘合材料120可暴露到(例如)粘合材料120的厚度TA的约1％与约80％之间的深度D。更具体来说，粘合材料120可暴露到(例如)粘合材料120的厚度TA的约25％与约65％之间的深度D。作为具体非限制性实例，粘合材料120可暴露到(例如)粘合材料120的厚度TA的约40％与约60％之间(例如，约50％)的深度D。粘合材料120可暴露到(例如)如从晶片100的背侧表面104测量的约0.2微米与约160微米之间的深度D。更具体来说，粘合材料120可暴露到(例如)约20微米与约80微米之间的深度D。作为具体非限制性实例，粘合材料120可暴露到(例如)约40微米与约60微米之间(例如，约50微米)的深度D。
在一些实施例中，粘合材料120的一部分可经移除以暴露粘合材料120的下层部分。举例来说，随着移除装置径向向内移动且遇到粘合材料120的侧表面134，移除装置可开始移除外围处的一些粘合材料120且界定新侧表面134。更具体来说，移除装置可在粘合材料120的外围处在粘合材料120中留下凸缘(例如，凹口)。
在一些实施例中，可在暴露粘合材料120时移除晶片100的半导体材料的一部分。举例来说，随着移除装置径向向内移动且遇到晶片100的侧表面106，移除装置可开始移除晶片100的外围处的一些半导体材料且界定新侧表面106。更具体来说，随着移除装置暴露粘合材料120且使囊封材料132与晶片100的侧表面106至少基本上齐平，移除装置可减小晶片100的外径OD。晶片100的外径OD可减小(例如)达约0.01％与约10％之间。更具体来说，晶片100的外径OD可减小(例如)达约0.05％与约5％之间。作为具体非限制性实例，晶片100的外径OD可减小达约0.1％与约2.5％之间(例如，约1％)。晶片100的外径OD可减小(例如)达约20mm或更少。更具体来说，晶片100的外径OD可减小(例如)达约10mm或更少。作为具体非限制性实例，晶片100的外径OD可减小达约5mm或更少之间(例如，约4mm)。
在一些实施例中，囊封材料132可保持在载体衬底116的侧表面136的至少一部分上。举例来说，囊封材料132可从外围向内移除仅到粘合材料120的厚度TA内的位置，从而使低于所述位置的囊封材料132保留在原位。更具体来说，囊封材料132、晶片100的任何半导体材料及任何粘合材料120可从外围向内移除到粘合材料120的厚度TA内的位置，从而使囊封材料132保留在载体衬底116的上表面118及侧表面136上。在一些实施例中，然后可在晶片100的解除接合之后从载体衬底116移除囊封材料132，且载体衬底116可结合另一晶片再用。
图5是在使载体衬底116与晶片100解除接合之后的图4的晶片100的横截面视图。更具体来说，可从粘合材料120及载体衬底116移除晶片100、晶片100的有效表面102上的半导体装置108及覆盖晶片100的有效表面102的囊封材料132。举例来说，粘合材料120可经加热以减弱其到晶片100的附接。然后可通过使晶片100及载体衬底116中的一者或两者相对于彼此横向滑动直到其不再彼此紧固为止而使晶片100及载体衬底116从彼此卸离。
换句话来说，处理半导体晶片的方法可涉及(例如)将下列各项囊封在囊封材料中：半导体材料的晶片的有效表面及每一侧表面；定位在晶片的有效表面上的多个半导体装置；定位在晶片的背侧表面上的粘合材料的经暴露侧表面；及通过粘合材料紧固到晶片的载体衬底的侧表面的至少一部分。可通过移除囊封材料的至少一部分而暴露粘合材料的侧表面的至少一部分。可使载体衬底从晶片卸离。在一些实施例中，晶片、多个半导体装置、粘合材料及载体衬底的至少一部分可定位在展现大于载体衬底的直径的内径的模具凹部内。
通过此类方法产生的制造中半导体晶片可包含(例如)半导体材料的晶片及定位在晶片的有效表面上的多个半导体装置。囊封材料可定位在晶片的有效表面上且可至少包围多个半导体装置中的每一半导体装置的侧表面。囊封材料的侧表面可与晶片的侧表面至少基本上齐平。
用于处理半导体晶片的系统可包含(例如)半导体材料的晶片及定位在晶片的有效表面上的多个半导体装置。模具部件可包含延伸到模具部件中的凹部，所述凹部经定大小且经塑形以将晶片至少部分接纳到凹部中。界定凹部的模具部件的内径可大于晶片的外径。在一些实施例中，可通过定位在晶片与载体衬底之间的粘合材料而在晶片中与有效表面对立的一侧上将载体衬底紧固到晶片，且界定凹部的模具部件的内径可大于载体衬底的直径。
图6是囊封模具140的另一实施例中的图1的晶片100的横截面视图。由上模具部件148界定的凹部146的内径ID可比图3的上模具部件124的凹部的内径更接近于晶片100的外径OD，同时仍保持大于晶片100的外径OD。另外，载体衬底116的直径D可至少基本上等于晶片100的外径OD。举例来说，凹部146的内径ID可大于载体衬底116的直径D且可大于晶片100的外径OD达约0.0001％与约1％之间。更具体来说，凹部146的内径ID可(例如)大于晶片100的外径OD达约0.0002％与约0.5％之间。作为具体非限制性实例，凹部146的内径ID可大于晶片100的外径OD达约0.0003％与约0.1％之间(例如，约0.005％)。凹部146的内径ID可(例如)大于晶片100的外径OD达约300微米或更少。更具体来说，凹部146的内径ID可(例如)大于晶片100的外径OD达约100微米或更少。作为具体非限制性实例，凹部146的内径ID可大于晶片100的外径OD达约50微米或更少(例如，约10微米)。
囊封材料132可定位在模具140中遍及晶片100的经暴露表面及有效表面102上的半导体装置108的经暴露表面。更具体来说，呈可流动状态的囊封材料132可在有效表面102上施配到模具140中以包围半导体装置108、晶片100的每一侧表面106、粘合材料120的每一侧表面134，且载体衬底116保持不与囊封材料132接触。作为具体非限制性实例，囊封材料132可在真空下流动到模具140的凹部146中以接触及覆盖晶片100的有效表面102且包围半导体装置108的经暴露侧表面及(任选地)顶部表面、晶片100的每一侧表面106、粘合材料120的每一侧表面134，且载体衬底116保持不与囊封材料132接触。随后可使囊封材料132固化到至少基本上固态。
囊封材料132可保持与晶片100的至少一个侧表面106至少基本上齐平。举例来说，囊封材料132的每一侧表面138可与晶片100的对应侧表面106至少基本上齐平。更具体来说，由囊封材料132界定的单个环形侧表面138(其可展现圆形横截面形状)可与晶片100的对应环形侧表面106(其可类似地展现圆形横截面形状)至少基本上齐平。换句话来说，由囊封材料132界定的侧表面138及由晶片100界定的侧表面106可协作界定连续不间断侧表面。更具体来说，可不存在通过晶片100的外围界定的凸缘，所述凸缘可能未从囊封材料132的侧表面138突出。通过在将囊封材料132定位在有效表面102上时将囊封材料132限定为保持与晶片100的侧表面106齐平，无需在使晶片100与载体衬底116解除接合之前移除任何囊封材料132。
可从粘合材料120及载体衬底116移除晶片100、晶片100的有效表面102上的半导体装置108及覆盖晶片100的有效表面102的囊封材料132。举例来说，粘合材料120可经加热以减弱其到晶片100的附接。接着，可通过使晶片100及载体衬底116中的一者或两者相对于彼此横向滑动直到其不再彼此紧固为止而使晶片100及载体衬底116从彼此卸离。
换句话来说，处理半导体晶片的方法可涉及(例如)将有效表面及定位在晶片的有效表面上的多个半导体装置囊封在囊封材料中以致使由囊封材料界定的侧表面与晶片的侧表面至少基本上齐平。可通过定位在晶片与载体衬底之间的粘合材料而在晶片的与有效表面对立的一侧上将晶片紧固到载体衬底。随后可使载体衬底从晶片卸离。在一些实施例中，晶片及多个半导体装置可定位在展现大于晶片的外径且小于载体衬底的直径的内径的模具凹部内。
用于处理半导体晶片的系统可包含(例如)半导体材料的晶片及定位在晶片的有效表面上的多个半导体装置。模具部件可包含延伸到模具部件中的凹部，所述凹部经定大小且经塑形以将晶片至少部分接纳到凹部中。界定凹部的模具部件的内径可大于晶片的外径。在一些实施例中，可通过定位在晶片与载体衬底之间的粘合材料而在晶片中与有效表面对立的一侧上将载体衬底紧固到晶片，且界定凹部的模具部件的内径可小于载体衬底的直径。
虽然已结合图描述特定说明性实施例，但所属领域的技术人员将认识到且明白，本发明的范围不限于本发明中明确展示及描述的所述实施例。而是，可对本发明中描述的实施例作出许多添加、删除及修改以产生在本发明的范围内的实施例，例如特别主张的实施例，包含合法等效物。另外，如由发明者所预期，在仍处于本发明的范围内的同时，来自一个所揭示实施例的特征可与另一所揭示实施例的特征组合。

Claims (25)

1.一种处理半导体晶片的方法，其包括：
将下列项囊封在囊封材料中：
半导体材料的晶片的有效表面及每一侧表面，
定位在所述晶片的所述有效表面上的多个半导体装置，
定位在所述晶片的背侧表面上的粘合材料的经暴露侧表面，及
通过所述粘合材料紧固到所述晶片的载体衬底的侧表面的至少一部分；
通过移除所述囊封材料的至少一部分而暴露所述粘合材料的所述侧表面的至少一部分；及
使所述载体衬底从所述晶片卸离。
2.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的至少一部分包括：从所述囊封材料的外围开始且径向向内行进修整所述囊封材料的所述至少一部分直到所述粘合材料暴露为止。
3.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的所述至少一部分包括：使所述粘合材料暴露到所述粘合材料的总厚度的1％与80％之间的深度。
4.根据权利要求3所述的方法，其中使所述粘合材料暴露到所述粘合材料的所述总厚度的1％与80％之间的所述深度包括：使所述粘合材料暴露到所述粘合材料的所述总厚度的25％与65％之间的深度。
5.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的所述至少一部分进一步包括：从所述晶片的外围移除囊封材料以暴露所述晶片的侧表面。
6.根据权利要求5所述的方法，其中从所述晶片的所述外围移除囊封材料以暴露所述晶片的所述侧表面包括：使定位在所述晶片的所述有效表面上的所述囊封材料的侧表面与所述晶片的所述侧表面至少基本上齐平。
7.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的所述至少一部分进一步包括：移除接近所述晶片的外围的所述粘合材料的一部分。
8.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的所述至少一部分进一步包括：在所述晶片的外围处移除所述晶片的所述半导体材料的一部分。
9.根据权利要求8所述的方法，其中在所述晶片的所述外围处移除所述晶片的所述半导体材料的所述部分包括：使所述晶片的直径减小达约0.05％与约5％之间。
10.根据权利要求8所述的方法，其中在所述晶片的所述外围处移除所述晶片的所述半导体材料的所述部分包括：使所述晶片的直径减小达约10mm或更少。
11.根据权利要求1所述的方法，其中通过移除所述囊封材料的所述至少一部分而暴露所述粘合材料的所述侧表面的至少一部分进一步包括：使所述囊封材料的一部分至少保留在所述载体衬底的所述侧表面上。
12.根据权利要求1所述的方法，其中将所述晶片的所述有效表面及每一侧表面、所述多个半导体装置、所述粘合材料的所述经暴露侧表面及所述载体衬底的所述侧表面的所述至少一部分囊封在所述囊封材料中包括：
将所述晶片、所述多个半导体装置、所述粘合材料的所述经暴露表面及所述载体衬底的所述侧表面的所述至少一部分定位在展现大于所述晶片的外径的内径的模具凹部内；
使囊封材料流动到所述模具凹部中；及
使所述囊封材料固化。
13.根据权利要求12所述的方法，其中将所述晶片定位在展现大于所述晶片的所述外径的所述内径的所述模具凹部内包括：将所述晶片定位在展现大于所述晶片的所述外径达约0.001％与约10％之间的所述内径的所述模具内。
14.根据权利要求12所述的方法，其中将所述晶片定位在展现大于所述晶片的所述外径的所述内径的所述模具凹部内包括：将所述晶片定位在展现大于所述晶片的所述外径达约5mm或更少的所述内径的所述模具内。
15.根据权利要求1的方法，其中囊封定位在所述晶片的所述有效表面上的所述多个半导体装置包括：至少包围所述晶片的所述有效表面上的半导体裸片的堆叠的侧表面。
16.根据权利要求1所述的方法，其中使所述载体衬底从所述晶片卸离包括：加热所述粘合材料，且使所述载体衬底及所述晶片中的至少一者相对于所述载体衬底及所述晶片中的另一者横向移动以使所述载体衬底从所述晶片卸离。
17.一种处理半导体晶片的方法，其包括：
将有效表面及定位在所述晶片的所述有效表面上的多个半导体装置囊封在囊封材料中以致使由所述囊封材料界定的侧表面与所述晶片的侧表面至少基本上齐平，所述晶片通过定位在所述晶片与所述载体衬底之间的粘合材料紧固到所述晶片中与所述有效表面对立的一侧上；及
使所述载体衬底从所述晶片卸离。
18.根据权利要求17所述的方法，其中使所述载体衬底从所述晶片卸离包括：加热所述粘合材料，且使所述载体衬底及所述晶片中的至少一者相对于所述载体衬底及所述晶片中的另一者横向移动以使所述载体衬底从所述晶片卸离。
19.根据权利要求17所述的方法，其中将所述有效表面及定位在所述晶片的所述有效表面上的所述多个半导体装置囊封在所述囊封材料中包括：
将所述晶片及所述多个半导体装置定位在展现大于所述晶片的外径且小于所述载体衬底的直径的内径的模具凹部内；
使囊封材料流动到所述模具凹部中；及
使所述囊封材料固化。
20.根据权利要求17所述的方法，其中使所述载体衬底从所述晶片卸离包括：在不移除任何囊封材料的情况下使所述载体衬底从所述晶片卸离。
21.一种制造中半导体晶片，其包括：
半导体材料的晶片；
定位在所述晶片的有效表面上的多个半导体装置；及
定位在所述晶片的所述有效表面上的囊封材料，所述囊封材料至少包围所述多个半导体装置中的每一半导体装置的侧表面，所述囊封材料的侧表面与所述晶片的侧表面至少基本上齐平。
22.根据权利要求21所述的制造中半导体晶片，其中所述多个半导体装置包括所述晶片的所述有效表面上的半导体裸片的堆叠，每一堆叠至少具有由所述囊封材料包围的其侧表面。
23.一种用于处理半导体晶片的系统，其包括：
模具部件，其包括延伸到所述模具部件中的凹部，所述凹部经定大小且经塑形以将半导体晶片至少部分接纳到所述凹部中，所述半导体晶片承载其有效表面上的多个半导体装置，界定所述凹部的所述模具部件的内径大于所述晶片的外径。
24.根据权利要求23所述的系统，其中界定所述凹部的所述模具部件的所述内径大于在所述晶片中与所述有效表面对立的一侧上紧固到所述晶片的载体衬底的直径。
25.根据权利要求23所述的系统，其中界定所述凹部的所述模具部件的所述内径小于在所述晶片中与所述有效表面对立的一侧上紧固到所述晶片的载体衬底的直径。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016144356A1 (en) * 2015-03-11 2016-09-15 Intel Corporation Stretchable electronics fabrication method with strain redistribution layer
WO2017176213A1 (en) * 2016-04-08 2017-10-12 Heptagon Micro Optics Pte. Ltd. Thin optoelectronic modules with apertures and their manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US6245595B1 (en) * 1999-07-22 2001-06-12 National Semiconductor Corporation Techniques for wafer level molding of underfill encapsulant
CN101032021A (zh) * 2004-08-10 2007-09-05 德州仪器公司 低矮外形、芯片级封装及制作方法
CN101925989A (zh) * 2008-10-14 2010-12-22 德州仪器公司 用于半导体封装的滚压囊封方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
DE69917819T2 (de) * 1998-02-04 2005-06-23 Canon K.K. SOI Substrat
WO2002020236A2 (en) 2000-09-08 2002-03-14 Asm Technology Singapore Pte Ltd. A mold
WO2002058108A2 (en) * 2000-11-14 2002-07-25 Henkel Loctite Corporation Wafer applied fluxing and underfill material, and layered electronic assemblies manufactured therewith
US20040178514A1 (en) 2003-03-12 2004-09-16 Lee Sang-Hyeop Method of encapsulating semiconductor devices on a printed circuit board, and a printed circuit board for use in the method
US8119500B2 (en) 2007-04-25 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
US8232140B2 (en) * 2009-03-27 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for ultra thin wafer handling and processing
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US9059187B2 (en) * 2010-09-30 2015-06-16 Ibiden Co., Ltd. Electronic component having encapsulated wiring board and method for manufacturing the same
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
DE102011083719B4 (de) * 2011-09-29 2022-12-08 Robert Bosch Gmbh Verfahren zur Herstellung einer Zweichipanordnung
US8765578B2 (en) * 2012-06-06 2014-07-01 International Business Machines Corporation Edge protection of bonded wafers during wafer thinning
US8778738B1 (en) * 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
JP2014179593A (ja) * 2013-02-15 2014-09-25 Nitto Denko Corp 半導体素子用封止シート、半導体装置及び半導体装置の製造方法
JP6437805B2 (ja) * 2014-12-03 2018-12-12 東京応化工業株式会社 積層体の製造方法、封止基板積層体の製造方法及び積層体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744084A (en) * 1995-07-24 1998-04-28 Lsi Logic Corporation Method of improving molding of an overmolded package body on a substrate
US6245595B1 (en) * 1999-07-22 2001-06-12 National Semiconductor Corporation Techniques for wafer level molding of underfill encapsulant
CN101032021A (zh) * 2004-08-10 2007-09-05 德州仪器公司 低矮外形、芯片级封装及制作方法
CN101925989A (zh) * 2008-10-14 2010-12-22 德州仪器公司 用于半导体封装的滚压囊封方法

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