CN106783858A - 一种栅氧化层反熔丝prom存储单元版图结构 - Google Patents
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Abstract
本发明公开了一种栅氧化层反熔丝PROM存储单元版图结构，包括：选择NMOS晶体管，第一存储NMOS晶体管、第二存储NMOS晶体管，衬底接触区域；选择NMOS晶体管包括：第一N注入源区、第一栅、第一N注入漏区、第一接触孔和第二接触孔；第一存储NMOS晶体管包括：第二N注入源区、第二栅、第二N注入漏区和第三接触孔；第二存储NMOS晶体管包括：第三N注入源区、第三栅、第三N注入漏区、第四接触孔；衬底接触区域包括：P注入有源区、第五接触孔和第六接触孔。本发明通过增加并联的存储晶体管，提高了存储单元的编程后等效电阻的一致性，保证了存储单元的可靠性，并通过P型衬底接触，增强了存储单元的抗单粒子闩锁能力。
Description
技术领域
本发明属于PROM(Programmable Read Only Memory，PROM，可编程只读存储器)存储单元技术领域，尤其涉及一种栅氧化层反熔丝PROM存储单元版图结构。
背景技术
栅氧化层反熔丝PROM存储单元的存储体是一个MOS(Metal OxideSemiconductor，金属-氧化物-半导体)晶体管的栅氧化层。存储单元的编程是指在作为存储体的MOS管的栅极持续施加编程高压，使栅氧化层永久击穿，形成一个永久性的电阻导电通道。反熔丝在编程之前等效于一个电容，而在编程之后等效于一个电阻。对未编程的单元进行读操作时，选通管开启，位线上的电流极小；对编程击穿后的单元进行读操作，电流会有显著的增大。通过电流以及相应的外围电路可以区分出电路存储的数据。
栅氧化层反熔丝PROM存储单元的一个特点是其编程后单元等效电阻的离散度大，若编程后一些存储单元的等效电阻值处于临界状态，可能会导致单元读取错误，发生失效。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种栅氧化层反熔丝PROM存储单元版图结构，通过增加并联的存储晶体管，提高了栅氧化层反熔丝PROM存储单元的编程后等效电阻的一致性，保证了存储单元的可靠性；并在单元中引入P型衬底接触，增强了单元的抗单粒子闩锁(SEL)能力。
为了解决上述技术问题，本发明公开了一种栅氧化层反熔丝PROM存储单元版图结构，包括：选择NMOS(N型MOS晶体管)晶体管(101)，第一存储NMOS晶体管(102)、第二存储NMOS晶体管(103)，衬底接触区域(104)，第一金属层(161)、第二金属层(162)和第三金属层(163)；
选择NMOS晶体管(101)包括：第一N注入源区(01)、第一栅(02)、第一N注入漏区、第一接触孔(09)和第二接触孔；
第一存储NMOS晶体管(102)包括：第二N注入源区、第二栅(051)、第二N注入漏区(06)和第三接触孔；
第二存储NMOS晶体管(103)包括：第三N注入源区(04)、第三栅(052)、第三N注入漏区(07)、第四接触孔(11)；
衬底接触区域(104)为P型衬底接触，包括：P注入有源区(08)、第五接触孔(121)和第六接触孔(122)；
其中，所述第一N注入漏区与所述第二N注入源区共用公共区域(03)；所述第二接触孔与第三接触孔共用公共接触孔(10)；
第二N注入源区和第三N注入源区(04)通过接触孔公共接触孔(10)和第四接触孔(11)与第一金属层(161)连接；
第一栅(051)和第二栅(052)为连接在一起的整体；
第一N注入源区(01)通过第一接触孔(09)连接至位线的第二金属层(162)；
P型衬底接触通过第三金属层(163)连至地线。
在上述栅氧化层反熔丝PROM存储单元版图结构中，所述栅氧化层反熔丝PROM存储单元版图结构还包括：N注入区(14)、第一有源区(13)和第二有源区(15)；
第一N注入源区(01)和第一N注入漏区由N注入区(14)和第一有源区(13)叠加形成；
第二N注入源区和第二N注入漏区(06)由N注入区(14)和第一有源区(13)叠加形成；
第三N注入源区(04)和第三N注入漏区(07)由N注入区(14)和第二有源区(15)叠加形成。
在上述栅氧化层反熔丝PROM存储单元版图结构中，选择NMOS晶体管(101)的沟道长度为第一栅(02)的长度；
第一存储NMOS晶体管(102)的沟道长度为第二栅(051)的长度；
第二存储NMOS晶体管(103)的沟道长度为第三栅(052)的长度；
其中，第一栅(02)、第二栅(051)和第三栅(052)的长度相同，为L0。
在上述栅氧化层反熔丝PROM存储单元版图结构中，选择NMOS晶体管(101)的沟道宽度为第一有源区(13)与第一栅(02)的相交线长度；
第一存储NMOS晶体管(102)的沟道宽度为第一有源区(13)与第二栅(051)的相交线长度；
第二存储NMOS晶体管(103)的沟道宽度为第二有源区(15)与第三栅(052)的相交线长度；
其中，第一有源区(13)与第一栅(02)的相交线长度、第一有源区(13)与第二栅(051)的相交线长度、和第二有源区(15)与第三栅(052)的相交线长度相同，为L1；
L1满足：L1≥L10；其中，L10为标准工艺设计规则中N注入有源区最小注入宽度的版图设计规则值。
在上述栅氧化层反熔丝PROM存储单元版图结构中，第一有源区(13)与第一接触孔(09)的边缘距离、第一有源区(13)与公共接触孔(10)的边缘距离、第二有源区(15)与第四接触孔(11)的边缘距离、第二有源区(15)与第五接触孔(121)的边缘距离、第二有源区(15)与第六接触孔(122)的边缘距离相同，为L2；
L2满足：L2≥L20；其中，L20为标准工艺设计规则中N注入有源区或P注入有源区的边缘距其内部接触孔边缘的最小距离的版图设计规则值。
在上述栅氧化层反熔丝PROM存储单元版图结构中，各个栅与对应的接触孔的边缘距离均为L3；
L3满足：L3≥L30；其中，L30为标准工艺设计规则中栅与N注入有源区中接触孔最小距离的版图设计规则值。
在上述栅氧化层反熔丝PROM存储单元版图结构中，第一栅(02)超出第一有源区(13)的距离、第二栅(051)超出第一有源区(13)的距离、以及第三栅(052)超出第二有源区(15)的距离相同，为L4；
L4满足：L4≥L40，其中，L40为标准工艺设计规则中栅超过N注入有源区边缘最小长度的版图设计规则值。
本发明具有以下优点：
(1)本发明通过增加一个并联存储晶体管，使得编程时编程电压施加在两个并联晶体管的栅极，单元编程后的等效电阻为两个击穿晶体管等效电阻并联的结果，这大大提高了存储单元编程后等效电阻的一致性，增强了PROM的可靠型。
(2)本发明通过在单元中增加了P型衬底接触，增加了整体电路中的衬底接触密度，大幅度提高了栅氧化层反熔丝PROM电路的抗SEL性能。
附图说明
图1是本发明实施例中一种栅氧化层反熔丝PROM存储单元版图结构的结构示意图；
图2是本发明实施例中一种栅氧化层反熔丝PROM存储单元版图结构的尺寸标注示意图；
图3是本发明实施例中一种编程前PROM存储单元的电路原理图；
图4是本发明实施例中一种编程后PROM存储单元的电路原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公共的实施方式作进一步详细描述。
参照图1，示出了本发明实施例中一种栅氧化层反熔丝PROM存储单元版图结构的结构示意图。在本实施例中，所述栅氧化层反熔丝PROM存储单元版图结构，包括：选择NMOS晶体管101，第一存储NMOS晶体管102、第二存储NMOS晶体管103，衬底接触区域104，第一金属层161、第二金属层162和第三金属层163。
如图1，选择NMOS晶体管101包括：第一N注入源区01、第一栅02、第一N注入漏区、第一接触孔09和第二接触孔。第一存储NMOS晶体管102包括：第二N注入源区、第二栅051、第二N注入漏区06和第三接触孔。第二存储NMOS晶体管103包括：第三N注入源区04、第三栅052、第三N注入漏区07、第四接触孔11。衬底接触区域104为P型衬底接触，包括：P注入有源区08、第五接触孔121和第六接触孔122。
在本实施例中，所述第一N注入漏区与所述第二N注入源区共用，该共用区域为：公共区域03。所述第二接触孔与第三接触孔共用，该共用接触孔为：公共接触孔10。
第二N注入源区和第三N注入源区04通过接触孔公共接触孔10和第四接触孔11与第一金属层161连接；第一N注入源区01通过第一接触孔09连接至位线的第二金属层162；P型衬底接触通过第三金属层163连至地线。
优选的，所述栅氧化层反熔丝PROM存储单元版图结构还包括：N注入区14、第一有源区13和第二有源区15。
在本实施例中，第一N注入源区01和第一N注入漏区由N注入区14和第一有源区13叠加形成；第二N注入源区和第二N注入漏区06由N注入区14和第一有源区13叠加形成；第三N注入源区04和第三N注入漏区07由N注入区14和第二有源区15叠加形成。
优选的，第一栅051和第二栅052为连接在一起的整体。
在本发明的一优选实施例中，参照图2，示出了本发明实施例中一种栅氧化层反熔丝PROM存储单元版图结构的尺寸标注示意图。
如图2，优选的，选择NMOS晶体管101的沟道长度为第一栅02的长度；第一存储NMOS晶体管102的沟道长度为第二栅051的长度；第二存储NMOS晶体管103的沟道长度为第三栅052的长度；其中，第一栅02、第二栅051和第三栅052的长度相同，为L0。
优选的，选择NMOS晶体管101的沟道宽度为第一有源区13与第一栅02的相交线长度；第一存储NMOS晶体管102的沟道宽度为第一有源区13与第二栅051的相交线长度；第二存储NMOS晶体管103的沟道宽度为第二有源区15与第三栅052的相交线长度。
在本实施例中，第一有源区13与第一栅02的相交线长度、第一有源区13与第二栅051的相交线长度、和第二有源区15与第三栅052的相交线长度相同，为L1。其中，L1满足：L1≥L10；其中，L10为标准工艺设计规则中N注入有源区最小注入宽度的版图设计规则值。在典型的0.18μm CMOS工艺中，L10的值可以为0.22μm。
优选的，第一有源区13与第一接触孔09的边缘距离、第一有源区13与公共接触孔10的边缘距离、第二有源区15与第四接触孔11的边缘距离、第二有源区15与第五接触孔121的边缘距离、第二有源区15与第六接触孔122的边缘距离相同，为L2。其中，L2满足：L2≥L20；其中，L20为标准工艺设计规则中N注入有源区或P注入有源区的边缘距其内部接触孔边缘的最小距离的版图设计规则值。在典型的0.18μm CMOS工艺中，L20的值可以为0.12μm。
优选的，各个栅与对应的接触孔的边缘距离均为L3。其中，L3满足：L3≥L30；其中，L30为标准工艺设计规则中栅与N注入有源区中接触孔最小距离的版图设计规则值。在典型的0.18μm CMOS工艺中，L30的值约为0.16μm。
优选的，第一栅02超出第一有源区13的距离、第二栅051超出第一有源区13的距离、以及第三栅052超出第二有源区15的距离相同，为L4。其中，L4满足：L4≥L40，其中，L40为标准工艺设计规则中栅超过N注入有源区边缘最小长度的版图设计规则值。在典型的0.18μm CMOS工艺中，L40的值约为0.22μm。
参照图3，示出了本发明实施例中一种编程前PROM存储单元的电路原理图；图4，示出了本发明实施例中一种编程后PROM存储单元的电路原理图。其中，需要说明的是，本实施例所述的PROM存储单元是基于上述实施例所述的栅氧化层反熔丝PROM存储单元版图结构加工得到的。
如图3，PROM存储单元在编程前，选择NMOS晶体管(T1)的栅极施加开启电压时，在第一存储NMOS晶体管(T2)和第二存储NMOS晶体管(T3)栅极施加读取电压，由于T2和T3的栅极和源极呈电容特性，在位线检测不到电流。如图4，PROM存储单元在编程后，T1的栅极施加开启电压时，在T2和T3栅极施加读取电压，由于单元编程后T2和T3的栅氧被击穿，其栅极和源极呈电阻特性，在位线可以检测出读取电流。
在本实施例中，通过增加并联的存储晶体管，提高了栅氧化层反熔丝PROM存储单元的编程后等效电阻的一致性，保证了存储单元的可靠性；并在单元中引入P型衬底接触，增强了单元的抗单粒子闩锁(SEL)能力。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
Claims (7)
1.一种栅氧化层反熔丝PROM存储单元版图结构，其特征在于，包括：选择NMOS晶体管(101)，第一存储NMOS晶体管(102)、第二存储NMOS晶体管(103)，衬底接触区域(104)，第一金属层(161)、第二金属层(162)和第三金属层(163)；
选择NMOS晶体管(101)包括：第一N注入源区(01)、第一栅(02)、第一N注入漏区、第一接触孔(09)和第二接触孔；
第一存储NMOS晶体管(102)包括：第二N注入源区、第二栅(051)、第二N注入漏区(06)和第三接触孔；
第二存储NMOS晶体管(103)包括：第三N注入源区(04)、第三栅(052)、第三N注入漏区(07)、第四接触孔(11)；
衬底接触区域(104)为P型衬底接触，包括：P注入有源区(08)、第五接触孔(121)和第六接触孔(122)；
其中，所述第一N注入漏区与所述第二N注入源区共用公共区域(03)；所述第二接触孔与第三接触孔共用公共接触孔(10)；
第二N注入源区和第三N注入源区(04)通过接触孔公共接触孔(10)和第四接触孔(11)与第一金属层(161)连接；
第一栅(051)和第二栅(052)为连接在一起的整体；
第一N注入源区(01)通过第一接触孔(09)连接至位线的第二金属层(162)；
P型衬底接触通过第三金属层(163)连至地线。
2.根据权利要求1所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于，所述栅氧化层反熔丝PROM存储单元版图结构还包括：N注入区(14)、第一有源区(13)和第二有源区(15)；
第一N注入源区(01)和第一N注入漏区由N注入区(14)和第一有源区(13)叠加形成；
第二N注入源区和第二N注入漏区(06)由N注入区(14)和第一有源区(13)叠加形成；
第三N注入源区(04)和第三N注入漏区(07)由N注入区(14)和第二有源区(15)叠加形成。
3.根据权利要求1所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于，
选择NMOS晶体管(101)的沟道长度为第一栅(02)的长度；
第一存储NMOS晶体管(102)的沟道长度为第二栅(051)的长度；
第二存储NMOS晶体管(103)的沟道长度为第三栅(052)的长度；
其中，第一栅(02)、第二栅(051)和第三栅(052)的长度相同，为L0。
4.根据权利要求2所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于：
选择NMOS晶体管(101)的沟道宽度为第一有源区(13)与第一栅(02)的相交线长度；
第一存储NMOS晶体管(102)的沟道宽度为第一有源区(13)与第二栅(051)的相交线长度；
第二存储NMOS晶体管(103)的沟道宽度为第二有源区(15)与第三栅(052)的相交线长度；
其中，第一有源区(13)与第一栅(02)的相交线长度、第一有源区(13)与第二栅(051)的相交线长度、和第二有源区(15)与第三栅(052)的相交线长度相同，为L1；
L1满足：L1≥L10；其中，L10为标准工艺设计规则中N注入有源区最小注入宽度的版图设计规则值。
5.根据权利要求2所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于，
第一有源区(13)与第一接触孔(09)的边缘距离、第一有源区(13)与公共接触孔(10)的边缘距离、第二有源区(15)与第四接触孔(11)的边缘距离、第二有源区(15)与第五接触孔(121)的边缘距离、第二有源区(15)与第六接触孔(122)的边缘距离相同，为L2；
L2满足：L2≥L20；其中，L20为标准工艺设计规则中N注入有源区或P注入有源区的边缘距其内部接触孔边缘的最小距离的版图设计规则值。
6.根据权利要求2所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于，各个栅与对应的接触孔的边缘距离均为L3；
L3满足：L3≥L30；其中，L30为标准工艺设计规则中栅与N注入有源区中接触孔最小距离的版图设计规则值。
7.根据权利要求2所述的栅氧化层反熔丝PROM存储单元版图结构，其特征在于，
第一栅(02)超出第一有源区(13)的距离、第二栅(051)超出第一有源区(13)的距离、以及第三栅(052)超出第二有源区(15)的距离相同，为L4；
L4满足：L4≥L40，其中，L40为标准工艺设计规则中栅超过N注入有源区边缘最小长度的版图设计规则值。
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109657315A (zh) * | 2018-12-07 | 2019-04-19 | 上海爱信诺航芯电子科技有限公司 | 一种敏感电路的版图设计方法及版图 |
| CN110070903A (zh) * | 2019-04-22 | 2019-07-30 | 北京时代民芯科技有限公司 | 一种先进的超低功耗的多晶电阻型熔丝电路及方法 |
| US11610902B1 (en) | 2021-09-17 | 2023-03-21 | Changxin Memory Technologies, Inc. | Antifuse array structure and memory |
| WO2023040362A1 (zh) * | 2021-09-17 | 2023-03-23 | 长鑫存储技术有限公司 | 反熔丝阵列结构及存储器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101419986A (zh) * | 2008-12-05 | 2009-04-29 | 北京时代民芯科技有限公司 | 一种防边缘漏电的双边缘抗总剂量辐射加固版图结构 |
| CN104425513A (zh) * | 2013-09-04 | 2015-03-18 | 东部Hitek株式会社 | 可编程存储器 |
-
2016
- 2016-12-29 CN CN201611241186.5A patent/CN106783858B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101419986A (zh) * | 2008-12-05 | 2009-04-29 | 北京时代民芯科技有限公司 | 一种防边缘漏电的双边缘抗总剂量辐射加固版图结构 |
| CN104425513A (zh) * | 2013-09-04 | 2015-03-18 | 东部Hitek株式会社 | 可编程存储器 |
Non-Patent Citations (1)
| Title |
|---|
| YANG KEQIN ET AL.: "A Study On High Density Gate-oxide Anti-fuse PROM Memory Cell Program Features", 《MATEC WEB OF CONFERENCES，ICMIE 2016》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109657315A (zh) * | 2018-12-07 | 2019-04-19 | 上海爱信诺航芯电子科技有限公司 | 一种敏感电路的版图设计方法及版图 |
| CN109657315B (zh) * | 2018-12-07 | 2023-07-07 | 上海航芯电子科技股份有限公司 | 一种敏感电路的版图设计方法及版图 |
| CN110070903A (zh) * | 2019-04-22 | 2019-07-30 | 北京时代民芯科技有限公司 | 一种先进的超低功耗的多晶电阻型熔丝电路及方法 |
| US11610902B1 (en) | 2021-09-17 | 2023-03-21 | Changxin Memory Technologies, Inc. | Antifuse array structure and memory |
| WO2023040362A1 (zh) * | 2021-09-17 | 2023-03-23 | 长鑫存储技术有限公司 | 反熔丝阵列结构及存储器 |
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| CN106783858B (zh) | 2019-11-19 |
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