CN106783762B - 一种双芯片垂直并联方式的二极体封装结构和制造方法 - Google Patents

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Abstract

本发明公开了一种双芯片垂直并联方式的二极体封装结构，包括由外引线A、外引线B和载片台组成的引线框架、内引线A、内引线B、第一芯片和第二芯片，外引线A和外引线B上均设有定位台阶；内引线A和内引线B分别焊接于外引线A的定位台阶和外引线B的定位台阶；第一芯片的阳极面与阴极面分别焊接在内引线A的底面和内引线B的顶面，第二芯片的阴极面和阳极面分别焊接在内引线B的底面和载片台的顶面。上述二极体封装结构的制做步骤为在石墨模具中倒装入内引线A，第一芯片、倒装入内引线B，第二芯片，组件烧结完成后焊接于引线框架上进行烧结，最后完成产品封装，本发明可在小型化封装的尺寸内，使二极体器件实现更大的电流能力和功率能力。

Description

一种双芯片垂直并联方式的二极体封装结构和制造方法
技术领域
本发明涉及一种半导体器件技术领域，具体是一种双芯片垂直并联方式的二极体封装结构和制造方法。
背景技术
受封装外形尺寸的限制，在一定的封装尺寸内能够封入的芯片面积最大值是一定的。为了在一定的封装外形尺寸内，使TVS等二极体器件实现更大的电流能力和功率能力，目前在TVS等二极体器件的制造中有人采用芯片串联的方法，但这种方法存在两个弊端：其一，对于TVS器件来说，必须采用两个半额定电压值的芯片串联，对于额定电压值≤12V的低电压TVS器件是无法实现的，原因是低电压TVS芯片当电压≤6V时、其漏电流特别大；其二，对于整流二极管来说，两个芯片串联增加了正向压降值，在使用时增加了功耗和器件的发热量。面对小型化器件提高电流能力和功率能力的市场需求，急需新的方案。
发明内容
为解决上述技术问题，本发明提供一种双芯片垂直并联方式的二极体封装结构，可在小型化封装的尺寸之内，提高器件的电流能力和功率能力。
本发明采用的技术方案是：一种双芯片垂直并联方式的二极体封装结构，包括引线框架, 由外引线A、外引线B和载片台组成，所述外引线A和外引线B上面均设有向上的定位台阶，所述外引线A与载片台为一体，所述载片台顶面设有凸台；
内引线A，由底面设有凸台的电极片和侧面向下折弯90º的焊接臂构成，所述焊接臂的底面焊接于外引线A的定位台阶之间；
内引线B，由电极片和侧面向下折弯90º的焊接臂构成，所述焊接臂的底面焊接于外引线B的定位台阶之间；
第一芯片,其阳极面与内引线A底面的凸台焊接在一起，其阴极面与内引线B的电极片顶面焊接在一起；
第二芯片，其阴极面与内引线B的电极片底面焊接在一起，其阳极面与载片台顶面的凸台焊接在一起。
所述第一芯片和第二芯片是两个具有相同功能和尺寸的TVS、半导体放电管或二极管芯片。
本发明还提供了上述双芯片垂直并联方式的二极体封装结构的制造方法，包括以下步骤：
（1）将两个内引线与两个芯片焊接成为一个组件：a、将内引线A倒装入石墨模具的定位孔中，b、将焊片一装填入石墨模具的定位孔中，c、按阳极面朝下的方向将第一芯片装填入石墨模具的定位孔中，d、将焊片二装填入石墨模具的定位孔中，e、将内引线B倒装入石墨模具的定位孔中，f、将焊片三装填入石墨模具的定位孔中，g、按阴极面朝下的方向将第二芯片装填入石墨模具的定位孔中，h、将装配好的组件放置真空炉内烧结；
（2）烧结完成后将组件的底面粘贴到一个带有绷环的蓝膜上；
（3）利用自动焊接成套设备，将组件焊接在引线框架上：a、自动焊接成套设备先在引线框架的外引线A、外引线B的定位台阶和载片台上涂覆焊锡膏，b、吸取步骤（2）中蓝膜上的组件，c、将组件放置于引线框架上的焊锡膏上进行烧结；
（4）烧结完成后，对产品进行包封、后固化、去塑料毛刺、切筋、镀锡、测试、印字、编带、检验、入成品库。
本发明的优点是：用两个相同额定电压值的TVS等二极体芯片，采用垂直并联方式的封装结构和制造方法，达到了提高器件电流能力和功率能力的效果。
附图说明
图1为本发明的结构示意图；
图2为本发明中引线框架的立体结构示意图；
图3为本发明中内引线A的立体图；
图4为本发明中内引线A的主视图；
图5为本发明中内引线B的结构示意图；
图6为本发明中芯片的结构示意图；
图中，1、引线框架，11、外引线A，12、外引线B，13、载片台，14、定位台阶，2、内引线A，3、焊接臂，4、电极片，5、凸台，6、内引线B，7、第一芯片，8、第二芯片。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案作进一步的说明，但本发明的保护范围不限于此。
如图1至图6所示，一种双芯片垂直并联方式的二极体封装结构，包括引线框架1，由外引线A 11、外引线B 12和载片台13组成，外引线A 11和外引线B 12上面均设有向上的定位台阶14，外引线A 11与载片台13为一体，载片台13顶面设有凸台5；
内引线A 2，由底面设有凸台5的电极片4和侧面向下折弯90º的焊接臂3构成，焊接臂3的底面焊接于外引线A 11的定位台阶14之间；
内引线B 6，由电极片4和侧面向下折弯90º的焊接臂3构成，焊接臂3的底面焊接于外引线B 12的定位台阶14之间；
第一芯片7，其阳极面与内引线A 2底面的凸台5焊接在一起，其阴极面与内引线B6的电极片4顶面焊接在一起；
第二芯片8，其阴极面与内引线B 6的电极片4底面焊接在一起，其阳极面与载片台13顶面的凸台5焊接在一起。于此，便实现了两个芯片沿垂直方向上的并联封装结构。
其中，第一芯片7和第二芯片8是两个具有相同功能和尺寸的TVS、半导体放电管或二极管芯片。
本发明还提供了上述双芯片垂直并联方式的二极体封装结构的制造方法，包括以下步骤：
（1）将两个内引线与两个芯片焊接成为一个组件：a、将内引线A倒装入石墨模具的定位孔中，b、将焊片一装填入石墨模具的定位孔中，放置在内引线A的电极片的底面凸台上，c、按阳极面朝下的方向将第一芯片装填入石墨模具的定位孔中，d、将焊片二装填入石墨模具的定位孔中，放置在第一芯片的阴极面上，e、将内引线B倒装入石墨模具的定位孔中，f、将焊片三装填入石墨模具的定位孔中，g、按阴极面朝下的方向将第二芯片装填入石墨模具的定位孔中，放置在内引线B的电极片底面上，组件装配完成，h、将装配好的组件放置真空炉内进行烧结；
（2）烧结完成后出将组件的底面粘贴到一个带有绷环的蓝膜上；
（3）利用自动焊接成套设备，将组件焊接在引线框架上：a、自动焊接成套设备先在引线框架的外引线A、外引线B的定位台阶上涂覆定量的焊锡膏，再在载片台上涂覆定量焊锡膏，b、吸取步骤（2）中蓝膜上的组件，c、将组件的内引线A的焊接臂对准外引线A的定位台阶，将组件的内引线B的焊接臂对准外引线B的定位台阶，第二芯片放置在载片台上，完成组件装配到引线框架上后进烧结炉进行烧结；
（4）烧结完成后，然后对产品进行包封、后固化、去塑料毛刺、切筋、镀锡、测试，印字、编带、检验、入成品库。

Claims (1)

1.一种双芯片垂直并联方式的二极体封装结构的制造方法，其特征在于，二极体封装结构包括引线框架，由外引线A、外引线B和载片台组成，所述外引线A和外引线B上面均设有向上的定位台阶，所述外引线A与载片台为一体，所述载片台顶面设有凸台，内引线A由底面设有凸台的电极片和侧面向下折弯90º的焊接臂构成，所述焊接臂的底面焊接于外引线A的定位台阶之间，内引线B由电极片和侧面向下折弯90º的焊接臂构成，所述焊接臂的底面焊接于外引线B的定位台阶之间，第一芯片 ,其阳极面与内引线A底面的凸台焊接在一起，其阴极面与内引线B的电极片顶面焊接在一起，第二芯片，其阴极面与内引线B的电极片底面焊接在一起，其阳极面与载片台顶面的凸台焊接在一起，所述第一芯片和第二芯片是两个具有相同功能和尺寸的TVS、半导体放电管或二极管芯片，制造方法包括以下步骤：
（1）将两个内引线与两个芯片焊接成为一个组件：a、将内引线A倒装入石墨模具的定位孔中，b、将焊片一装填入石墨模具的定位孔中，c、按阳极面朝下的方向将第一芯片装填入石墨模具的定位孔中，d、将焊片二装填入石墨模具的定位孔中，e、将内引线B倒装入石墨模具的定位孔中，f、将焊片三装填入石墨模具的定位孔中，g、按阴极面朝下的方向将第二芯片装填入石墨模具的定位孔中，h、将装配好的组件放置真空炉内烧结；
（2）烧结完成后将组件的底面粘贴到一个带有绷环的蓝膜上；
（3）利用自动焊接成套设备，将组件焊接在引线框架上：a、自动焊接成套设备先在引线框架的外引线A、外引线B的定位台阶和载片台上涂覆焊锡膏，b、吸取步骤（2）中蓝膜上的组件，c、将组件放置于引线框架上的焊锡膏上进行烧结；
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
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CN108417566A (zh) * 2017-12-21 2018-08-17 上海长园维安微电子有限公司 一种两通路tvs器件及其制备方法
CN109119386A (zh) * 2018-08-06 2019-01-01 扬州虹扬科技发展有限公司 二极管封装结构及具有其结构的二极管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254889A (zh) * 2011-07-05 2011-11-23 启东市捷捷微电子有限公司 一种大功率半导体器件及其封装方法
CN206505909U (zh) * 2017-02-22 2017-09-19 捷捷半导体有限公司 一种双芯片垂直并联方式的二极体封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883567B2 (en) * 2012-03-27 2014-11-11 Texas Instruments Incorporated Process of making a stacked semiconductor package having a clip

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254889A (zh) * 2011-07-05 2011-11-23 启东市捷捷微电子有限公司 一种大功率半导体器件及其封装方法
CN206505909U (zh) * 2017-02-22 2017-09-19 捷捷半导体有限公司 一种双芯片垂直并联方式的二极体封装结构

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