JP2022051530A - 低容量ｔｖｓのためのパッケージ構造 - Google Patents

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Abstract

【課題】低容量過渡電圧抑制（ＴＶＳ）デバイスのためのパッケージ構造を提供する。【解決手段】パッケージ構造１００は、ダイパッド１０８を含む第１のリードフレーム１０２と、第１のリードフレーム１０２に結合されているチップスタック１１０とを備える。チップスタック１１０は、ダイパッド１０８に結合されている過渡電圧抑制（ＴＶＳ）デバイス１１４と、ＴＶＳデバイス１１４に結合されているはんだウェハである導電性ウェハ１１６と、導電性ウェハ１１６に結合されているガラスパッシベーションパレット（ＧＰＰ）デバイス１１８と、を含む。【選択図】図１

Description

本開示は、概して、半導体デバイスの分野に関し、より具体的には、低容量過渡電圧抑制（ＴＶＳ）デバイスのためのパッケージ構造に関する。
集積回路のパッケージングは、通常、半導体デバイス製造の最終工程である。パッケージングの間、半導体デバイスのコアを表す半導体ダイは、ダイを物理的損傷及び腐食から保護するハウジングの中に入れられる。例えば、半導体ダイは、一般に、はんだ合金リフロー、導電性エポキシ等を用いて銅基板上に実装される。実装された半導体ダイは、その後、多くの場合にはプラスチック又はエポキシ化合物内に封入される。
半導体デバイスの電力要件が高まるにつれ、それに対応してより大きな電流処理レベルを提供するために、「大面積半導体ダイ」と称されることもあるより大型の半導体ダイが必要になってきている。ＴＶＳダイオード用途等におけるいくつかの場合において、複数の大面積ダイは、十分高い耐圧を提供するように、積み重ねられた構成で直列に接続されなければならない。しかしながら、例えば表面実装ｃタイプ（ＳＭＣ）パッケージに使用される、ますます大型の半導体ダイは、はんだ－ボイド比が大きすぎる。本開示は、少なくともこの欠点に対して提供されるものである。
本概要は、選択された概念を簡略化された形態で導入するために提供されており、これらの概念は、以下で詳細な説明においてさらに記載される。本概要は、特許請求される主題の重要な特徴又は不可欠な特徴を特定することを意図しておらず、本概要は、特許請求される主題の範囲の決定を補助するものとしても意図していない。
いくつかの実施形態において、パッケージ構造は、ダイパッドを含む第１のリードフレームと、第１のリードフレームに結合されているチップスタックとを備えてよい。チップスタックは、ダイパッドに結合されている過渡電圧抑制（ＴＶＳ）デバイスと、ＴＶＳデバイスに結合されている導電性ウェハと、導電性ウェハに結合されているガラスパッシベーションパレット（ＧＰＰ）デバイスとを含んでよい。
いくつかの実施形態において、半導体パッケージは、ダイパッドを含む第１のリードフレームと、第１のリードフレームに結合されているチップスタックであって、チップスタックは、過渡電圧抑制（ＴＶＳ）チップとガラスパッシベーションパレット（ＧＰＰ）チップとの間に挟まれているはんだウェハを含む、チップスタックとを備えてよい。
いくつかの実施形態において、パッケージ構造を形成する方法は、ダイパッドを含む第１のリードフレームを設ける段階と、第１のリードフレームにチップスタックを結合する段階とを備えてよい。チップスタックは、ダイパッドに結合されている過渡電圧抑制（ＴＶＳ）デバイスと、ＴＶＳデバイスに結合されているはんだウェハと、はんだウェハに結合されているガラスパッシベーションパレット（ＧＰＰ）デバイスとを含んでよい。
添付図面は、以下のように、本開示の原理の実際的な適用を含む本開示の例示的なアプローチを示している。
本開示の実施形態に係る半導体パッケージの側面図である。
本開示の実施形態に係る半導体パッケージの第１のリードフレームの上面図である。
本開示の実施形態に係る半導体パッケージの第１のリードフレームの側面図である。
本開示の実施形態に係る半導体パッケージのクリップの上面図である。
本開示の実施形態に係る半導体パッケージのクリップの側面図である。
本開示の実施形態に係る半導体パッケージのガラスパッシベーションプロセス（ＧＰＰ）チップの上面図である。
本開示の実施形態に係る半導体パッケージのＧＰＰチップの側面図である。
本開示の実施形態に係る方法のフローチャートである。
図面は、必ずしも縮尺通りではない。図面は単なる表現であり、本開示の特定のパラメータを描写することは意図していない。図面は、本開示の典型的な実施形態を示すことを意図しており、したがって、範囲を限定するものとみなされるべきではない。図面において、同様の符号は同様の要素を表している。
さらに、図の一部における特定の要素は、説明の明確さのために省略されてよく、又は縮尺通りに図示されない場合がある。断面図は、「スライス」又は「近くで見た」断面図の形態であり得、説明の明確さのために、「真の」断面図では見えるような特定の背景線は省略される。さらに、明確さのために、一部の参照符号は、特定の図面では省略され得る。
ここで、本開示に係るデバイス、パッケージ、及び方法は、システム及び方法の実施形態が示されている添付図面を参照しながら、以下でより十分に記載される。しかしながら、デバイス、パッケージ、及び方法は、多くの異なる形態で具現化されてよく、本明細書に記載の実施形態に限定されるものと解釈されるべきではない。むしろ、これらの実施形態は、本開示が徹底的かつ完全なものであり、デバイス、パッケージ、及び方法の範囲を当業者に十分に伝えるように提供されている。
パワー半導体ディスクリートパッケージングに関する１つの最近の開発方向は、より迅速な回復能力である。この能力を向上させるために、本開示の実施形態は、ラインで製造される低容量及びハイパワーＴＶＳ ＳＭＣ製品に向けられている。より具体的には、本開示のパッケージ構造は、ガラスパッシベーションプロセス（ＧＰＰ）チップを使用することによって、チップの電気容量値を低減させる。ＧＰＰチップは、比較的低い容量値及び高い信頼性特徴を有する。より大型のＳＭＣパッケージに内在する、はんだ－ボイド比の問題を回避するために、本開示の実施形態は、第１のチップがＧＰＰチップであり、第２のチップが平面状過渡電圧抑制（ＴＶＳ）チップである、スタック構造を備える。第３のチップは、第１のチップと第２のチップとの間に挟まれているはんだウェハとしてよい。はんだペーストをはんだウェハと置き換えることによって、スタックのボイド領域を排除できる。
いくつかの実施形態において、パッケージ構造は、溝付きのパッドを含むリードフレームを備えてよく、これにより、はんだの保持率が高まる。さらに、パッケージ構造は、増大した熱放散及びより迅速な回復能力のための改善されたクリップを備えてよい。
図１を参照すると、本開示に係る半導体デバイス又はパッケージ構造１００の例示的な一実施形態が示されている。例示的なパッケージ構造（以下、「構造」）１００は、第１のリードフレーム１０２と、第２のリードフレーム１０４とを備えてよい。第１のリードフレーム１０２は、第１の端部１０５と、第２の端部１０６とを有してよい。図示されていないが、第１の端部１０５は、基板、ＰＣＢ等に結合されてよい。第２の端部１０６は、はんだ１１２によってチップスタック１１０に結合されているダイパッド１０８を含んでよい。他の実施形態において、ダイパッド１０８は、導電性エポキシ又は別の好適な材料を使用して、チップスタック１１０に取り付けられる。非限定的ではあるが、第１のリードフレーム１０２及び第２のリードフレーム１０４は、導電性材料（例えば、銅、銅合金、銀等）で作成され、ダイパッド１０８と、構造１００が接続されることになる回路との間の電気的接続を提供するように構成されてよい。
いくつかの実施形態において、チップスタック１１０は、ダイパッド１０８に結合されているＴＶＳデバイス/チップ１１４と、ＴＶＳデバイス１１４に結合されている導電性ウェハ１１６と、導電性ウェハ１１６に結合されているガラスパッシベーションパレット（ＧＰＰ）デバイス１１８とを含んでよい。いくつかの実施形態において、導電性ウェハ１１６は、はんだウェハである。示すように、ＧＰＰデバイス１１８は、はんだ１２２によってクリップ１２０に結合されてよい。クリップ１２０は、はんだ１２４によって第２のリードフレーム１０４に結合されてよい。いくつかの実施形態において、クリップ１２０は、基板と、ダイパッド１０８と、第１のリードフレーム１０２及び第２のリードフレーム１０４との間の直接的な電気経路を提供する導電性材料（例えば、銅、銅合金、銀等）である。さらに示すように、構造１００は、チップスタック１１０及びクリップ１２０を囲む被包１２８（例えば、エポキシ化合物）を備えてよい。いくつかの実施形態において、第１のリードフレーム１０２及び第２のリードフレーム１０４は、被包１２８の外側に延在してよい。
ここで、図２～図３を参照しながら、本開示の実施形態に係る第１のリードフレーム１０２をより詳細に記載する。示すように、第２の面１３４の反対側の第１の面１３２を含む、第１のリードフレーム１０２の第２の端部１０６は、概して平面状としてよい。第１の面１３２には、ダイパッド１０８が結合されている。いくつかの実施形態において、ダイパッド１０８は、１又は複数の凹溝１３６を含んでよい。示すように、凹溝１３６は、Ｕ字形又はＶ字形断面輪郭を画定する１組の壁１４０をそれぞれ含む。凹溝１３６は、はんだ１１２を進入させ、それにより、熱サイクル中のチップスタック１１０及びダイパッド１０８の接着性を向上させる。さらに、凹溝１３６は、熱サイクル中の応力の蓄積を低減する。２つの凹溝１３６が窓枠構成で示されているが、凹溝１３６の数及び構成は、非限定的であることが理解される。さらに示すように、第１のリードフレーム１０２は、係止穴１３８と、１組のコーナーノッチ１３９とを含んでよく、これらは、第１のリードフレーム１０２に融通性を与える。
ここで図４～図５を参照しながら、本開示の実施形態に係るクリップ１２０をより詳細に記載する。示すように、クリップ１２０は、第１の端部１４３における第１の接触領域１４２と、第２の端部１４５における第２の接触領域１４４とを含んでよい。いくつかの実施形態において、第１の接触領域１４２は、ＧＰＰデバイス１１８との接触を増加させるために概して平面状である。第２の接触領域１４４は、概ね第１の接触領域１４２に対して垂直に延在してよい。第２の接触領域１４４は、第２のリードフレーム１０４に電気的に接続されてよい。さらに示すように、クリップ１２０は、両側に１組のクリップゲート１４６をさらに含んでよい。
ここで図６～図７を参照しながら、本開示の実施形態に係るＧＰＰデバイス１１８をより詳細に記載する。示すように、ＧＰＰデバイス１１８は、チップガラス領域としてよいパッシベーション層１５０と、メサ領域１５２とを備えてよい。ダイシング領域１５６が、メサ領域１５２を囲んでいる。例示的な実施形態において、パッシベーション層１５０は、はんだ１２２（図示されていない）によってクリップ１２０に電気的に接続されてよい。
ここで図８を参照しながら、本開示の実施形態に係るパッケージ構造を形成する方法２００を記載する。ブロック２０１にて、方法２００は、ダイパッドを含む第１のリードフレームを設ける段階を備えてよい。ブロック２０２にて、方法２００は、第１のリードフレームにチップスタックを結合する段階であって、チップスタックは、ダイパッドに結合されているＴＶＳデバイスと、ＴＶＳデバイスに結合されているはんだウェハと、はんだウェハに結合されているＧＰＰデバイスとを含む、段階を備えてよい。
いくつかの実施形態において、ブロック２０３にて、方法２００は、ＧＰＰデバイスにクリップを結合する段階と、クリップに第２のリードフレームを接続する段階とを任意で備えてよい。いくつかの実施形態において、方法は、チップスタック及びクリップの周囲に被包（例えば、エポキシ）を設ける段階であって、第１のリードフレーム及び第２のリードフレームは被包の外側に延在する、段階を備えてよい。いくつかの実施形態において、方法は、ＴＶＳデバイスとダイパッドとの間に第１のはんだを設ける段階であって、第１のはんだは、ダイパッドの凹溝内に延在する、段階を備えてよい。いくつかの実施形態において、方法は、クリップの第１の接触領域を第２のはんだによってＧＰＰデバイスに接続する段階と、クリップの第２の接触領域を第３のはんだによって第２のリードフレームに接続する段階とを備えてよい。
例示的な方法１００が一連の動作又はイベントとして上述されているが、本開示は、特に記述されない限り、そのような動作又はイベントの示された順序付けによって限定されない。例えば、いくつかの動作は、本開示によれば、図示及び／又は本明細書に記載されているものから離れて異なる順序で及び／又は他の動作又はイベントと同時に行われてよい。さらに、全ての示されている動作又はイベントが、本開示に係る方法を実現するために必要ではない場合がある。さらに、方法１００は、図示及び本明細書に記載されている構造の形成及び／又は処理に関連して、ならびに図示されていない他の構造に関連して、実現されてよい。
本明細書において使用されるとき、単数形で記載され、「一」（"ａ" ｏｒ "ａｎ"）という語で始まる要素又はステップは、複数の要素又はステップを排除するものと明示的に記載されない限り、そのように排除するものとは理解されない。さらに、本開示の「１つの実施形態」への言及は、記載された特徴をさらに組み込む追加の実施形態の存在を排除するものとして解釈されることを意図していない。
本明細書における「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」又は「有する（ｈａｖｉｎｇ）」及びそれらの変形の使用は、その後に列挙される項目及びそれらの均等物ならびに追加の項目を包含することを意味している。したがって、「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」又は「有する（ｈａｖｉｎｇ）」という用語及びそれらの変形は、オープンエンド表現であり、本明細書において交換可能に使用され得る。
本明細書において使用される「少なくとも１つ」、「１又は複数」、及び「及び／又は」というフレーズは、オープンエンド表現であり、運用時には接続的及び離接的の両方となる。例えば、「Ａ、Ｂ及びＣのうちの少なくとも１つ」、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの１又は複数」、「Ａ、Ｂ、又はＣのうちの１又は複数」、及び「Ａ、Ｂ、及び／又はＣ」という表現は、Ａ単独、Ｂ単独、Ｃ単独、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、又はＡ、Ｂ及びＣを一緒に、を意味する。
全ての方向についての言及（例えば、近位、遠位、上側、下側、上向き、下向き、左、右、横方向、長手方向、前、後、頂、底、上方、下方、鉛直、水平、径方向、軸方向、時計回り、及び反時計回り）は、単に、読み手の本開示の理解を補助する識別の目的で使用されている。方向についての言及は、限定、特に、本開示の位置、向き、又は使用に対する限定を課すものではない。接続についての言及（例えば、取り付け、結合、接続、及び接合）は、広く解釈されるべきであり、別途指示されない限り、要素の集合の間に中間部材を含んでもよく、要素間の相対移動を含んでもよい。したがって、接続についての言及は、２つの要素が互いに直接接続されて固定した関係にあることを必ずしも示唆するものではない。
さらに、識別の言及（例えば、一次、二次、第１、第２、第３、第４等）は、重要度又は優先度を暗示することは意図しておらず、１つの特徴を別の特徴から区別するのに使用されている。図面は、例示を目的としたものであり、本明細書に添付の図面内に反映されている寸法、位置、順序、及び相対サイズは、変化してよい。
さらに、「実質的な」又は「実質的に」という用語ならびに「略」（"ａｐｐｒｏｘｉｍａｔｅ" ｏｒ "ａｐｐｒｏｘｉｍａｔｅｌｙ"）という用語は、いくつかの実施形態において、交換可能に使用でき、当業者によって容認可能な任意の相対的な尺度を用いて記載できる。例えば、これらの用語は、意図された機能を提供可能な逸脱を示すために、基準パラメータに対する比較として機能できる。非限定的ではあるが、基準パラメータからの逸脱は、例えば、１％未満、３％未満、５％未満、１０％未満、１５％未満、２０％未満等の量であり得る。
例示的な実施形態の前述の説明は、例示及び説明の目的で提示されている。それは、網羅的であること、又は、本開示を開示されている正確な形態に限定することは意図していない。多くの変更形態及び変形形態が、本開示に鑑みて可能である。本開示の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付の特許請求の範囲によって限定されることが意図されている。本願に対する優先権を主張する将来提出される出願は、開示されている主題を異なる様態で特許請求してよく、本明細書において様々に開示又は別様に実証されている１又は複数の限定の任意のセットを一般に含んでよい。

Claims (19)

  1. ダイパッドを含む第１のリードフレームと、
    前記第１のリードフレームに結合されているチップスタックであって、前記チップスタックは、
    前記ダイパッドに結合されている過渡電圧抑制（ＴＶＳ）デバイスと、
    前記ＴＶＳデバイスに結合されている導電性ウェハと、
    前記導電性ウェハに結合されているガラスパッシベーションパレット（ＧＰＰ）デバイスと、
    を含む、チップスタックと、
    を備える、パッケージ構造。
  2. 前記ＧＰＰデバイスに結合されているクリップと、
    前記クリップに接続されている第２のリードフレームと、
    をさらに備える、請求項１に記載のパッケージ構造。
  3. 前記チップスタック及び前記クリップを囲む被包であって、前記第１のリードフレーム及び前記第２のリードフレームは、前記被包の外側に延在する、被包をさらに備える、請求項２に記載のパッケージ構造。
  4. 前記ＴＶＳデバイスと前記ダイパッドとの間の第１のはんだをさらに備える、請求項２又は３に記載のパッケージ構造。
  5. 前記ダイパッドは、凹溝を含み、前記第１のはんだは、前記凹溝内に延在する、請求項４に記載のパッケージ構造。
  6. 前記凹溝は、Ｕ字形輪郭又はＶ字形輪郭を画定する１組の壁を含む、請求項５に記載のパッケージ構造。
  7. 前記クリップは、第１の接触領域及び第２の接触領域を含み、前記第１の接触領域は、第２のはんだによって前記ＧＰＰデバイスに接続されており、前記第２の接触領域は、第３のはんだによって前記第２のリードフレームに接続されている、請求項４から６のいずれか一項に記載のパッケージ構造。
  8. 前記導電性ウェハは、前記ＴＶＳデバイスと前記ＧＰＰデバイスとの間に挟まれている、請求項１から７のいずれか一項に記載のパッケージ構造。
  9. ダイパッドを含む第１のリードフレームと、
    前記第１のリードフレームに結合されているチップスタックであって、前記チップスタックは、過渡電圧抑制（ＴＶＳ）チップとガラスパッシベーションパレット（ＧＰＰ）チップとの間に挟まれているはんだウェハを含む、チップスタックと、
    を備える、半導体パッケージ。
  10. 前記ＴＶＳチップは、第１のはんだによって前記ダイパッドに結合されている、請求項９に記載の半導体パッケージ。
  11. 前記ＧＰＰチップに結合されているクリップと、
    前記クリップに接続されている第２のリードフレームと、
    をさらに備える、請求項１０に記載の半導体パッケージ。
  12. 前記チップスタック及び前記クリップを囲む被包であって、前記第１のリードフレーム及び前記第２のリードフレームは、前記被包の外側に延在する、被包をさらに備える、請求項１１に記載の半導体パッケージ。
  13. 前記ダイパッドは、凹溝を含み、前記第１のはんだは、前記凹溝内に延在し、前記凹溝は、Ｕ字形輪郭又はＶ字形輪郭を画定する１組の壁を含む、請求項１１又は１２に記載の半導体パッケージ。
  14. 前記クリップは、第１の接触領域及び第２の接触領域を含み、前記第１の接触領域は、第２のはんだによって前記ＧＰＰチップに接続されており、前記第２の接触領域は、第３のはんだによって前記第２のリードフレームに接続されている、請求項１１から１３のいずれか一項に記載の半導体パッケージ。
  15. ダイパッドを含む第１のリードフレームを設ける段階と、
    前記第１のリードフレームにチップスタックを結合する段階であって、前記チップスタックは、
    前記ダイパッドに結合されている過渡電圧抑制（ＴＶＳ）デバイスと、
    前記ＴＶＳデバイスに結合されているはんだウェハと、
    前記はんだウェハに結合されているガラスパッシベーションパレット（ＧＰＰ）デバイスと、
    を含む、段階と、
    を備える、パッケージ構造を形成する方法。
  16. 前記ＧＰＰデバイスにクリップを結合する段階と、
    前記クリップに第２のリードフレームを接続する段階と、
    をさらに備える、請求項１５に記載の方法。
  17. 前記チップスタック及び前記クリップの周囲に被包を設ける段階であって、前記第１のリードフレーム及び前記第２のリードフレームは、前記被包の外側に延在する、段階をさらに備える、請求項１６に記載の方法。
  18. 前記ＴＶＳデバイスと前記ダイパッドとの間に第１のはんだを設ける段階であって、前記第１のはんだは、前記ダイパッドの凹溝内に延在する、段階をさらに備える、請求項１６又は１７に記載の方法。
  19. 前記クリップの第１の接触領域を第２のはんだによって前記ＧＰＰデバイスに接続する段階と、前記クリップの第２の接触領域を第３のはんだによって前記第２のリードフレームに接続する段階とをさらに備える、請求項１６から１８のいずれか一項に記載の方法。
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