CN106652883A - 一种栅极驱动电路 - Google Patents

Abstract

本发明实施例公开了一种栅极驱动电路中，第一控制模块响应于第一信号端和第二信号端的信号，在触控阶段控制第三电压端和第一输出端之间通过第一控制模块导通；第二控制模块响应于第一信号端和第二信号端的信号，在触控阶段控制第三电压端和所述第二输出端通过第二控制模块接通，从而通过在各扫描单元中设置第一控制模块和第二控制模块，在触控阶段利用第一控制模块使第一输出端维持低电位，同时利用第二控制模块使第二输出端维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度，并且增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

Description

一种栅极驱动电路

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动电路。

背景技术

随着显示技术的发展，越来越多的显示面板集成了触控功能，其触控原理分为互电容触控技术和自电容触控技术，其中，所述自电容触控技术由于相较于互电容触控技术只需一层触控电极，更适应于显示面板轻薄化的发展。

目前自电容式触控显示面板通过将所述显示面板中的公共电极层分成多个公共电极单元，采用分时驱动的方式，将所述公共电极单元复用为触控电极单元，以进一步降低所述显示面板的厚度，同时，还提高了生产效率，降低了生产成本。

具体的，在触控检测阶段，需要将触控显示面板中各栅极线的电位拉低，使其保持低电平，以减弱各栅极线与触控电极之间的电容耦合作用，提高触控检测精度。对此，现有触控显示面板的栅极驱动电路，通常采用额外增加控制电极线电连接至各栅极线对应的扫描单元的输出端的方式，来实现触控检测阶段各栅极线的电位拉低，但是，由于触控显示面板中，栅极线的数量较多，使得栅极驱动电路中电连接至部分栅极线对应的扫描单元的电连接线长度较长，宽度较大，从而导致触控显示面板的边框区面积较大，不利于窄边框的实现。

发明内容

为解决上述技术问题，本发明实施例提供了一种栅极驱动电路，以减小包括该栅极驱动电路的触控显示面板的边框面积，从而有利于窄边框的实现。

为解决上述问题，本发明实施例提供了如下技术方案：

一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、第一控制端；

所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第二控制端和第一输出模块、第一控制模块、第二控制端；

所述第二扫描单元包括：第二输入模块、第三输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一下拉节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一输出端之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态；

所述第三输入模块响应于所述第一控制端的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；

所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；

其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块导通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。

可选的，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。

可选的，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。

可选的，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。

可选的，所述第一下拉控制模块包括：第五晶体管和第六晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；

所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；

所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。

可选的，所述第三下拉控制模块包括：第十八晶体管和第十七晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；

所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。

可选的，所述第一输出模块包括：第九晶体管和第一电容，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一输出端；

所述第二输出模块包括：第十五晶体管和第二电容，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第二输出端。

可选的，所述第一输出端包括：第一子输出端和第二子输出端；所述第二输出端包括第三子输出端和第四子输出端。

可选的，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一子输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第三子输出端。

可选的，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第三十一晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一子输出端；所述第三十一晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二子输出端；

所述第二下拉控制模块包括：第七晶体管、第八晶体管、第三十晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一子输出端；所述第三十晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二子输出端。

可选的，所述第三下拉控制模块包括：包括：第十八晶体管、第十七晶体管和第三十三晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第三子输出端；所述第三十三晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第四子输出端；

所述第四下拉控制模块包括第十六晶体管、第十四晶体管和第三十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第三子输出端；所述第三十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第四子输出端。

可选的，所述第一输出模块包括：第九晶体管、第一电容和第二十九晶体管，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一子输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一子输出端；所述第二十九晶体管的控制端电连接所述第一上拉节点，第一端电连接所述第一时钟信号端，第二端电连接所述第二子输出端；

所述第二输出模块包括：第十五晶体管、第二电容和第三十二晶体管，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第三子输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第三子输出端；所述第三十二晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第四子输出端。

可选的，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。

可选的，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。

可选的，所述第一输入模块包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第一电压端，第二端电连接至所述第一上拉节点；所述第二晶体管的控制端电连接至所述第二控制端，第一端电连接至所述第二电压端，第二端电连接至所述第一上拉节点；所述第三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；

所述第二输入模块包括：第二十五晶体管和第二十六晶体管，其中，所述第二十五晶体管的控制端电连接至所述第三控制端，第一端电连接至所述第一电压端，第二端电连接至所述第二上拉节点；所述第二十六晶体管的控制端电连接至所述第四控制端，第一端电连接至所述第二电压端，第二端电连接至所述第二上拉节点；

所述第三输入模块包括第二十三晶体管，所述第二十三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点。

可选的，所述第一上拉控制模块包括第四晶体管和第十三晶体管，所述第四晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第十三晶体管的控制端电连接至所述第一上拉节点，第一端电连接至第二子电压端，第二端电连接所述第一生成模块；

所述第二上拉控制模块包括第十二晶体管，所述第十二晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一生成模块；

所述第三上拉控制模块包括第二十晶体管和第二十一晶体管，所述第二十一晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；所述第二十晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块；

所述第四上拉控制模块包括第二十二晶体管，所述第二十二晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块。

可选的，所述第一生成模块包括第十晶体管和第十一晶体管，其中，所述第十晶体管的控制端和第一端均电连接至所述第一信号端，第二端同时电连接所述第一下拉控制模块和所述第二上拉控制模块；所述第十一晶体管的控制端电连接所述第十晶体管的第二端，第一端电连接所述第一信号端，第二端电连接所述第一下拉节点；

所述第二生成模块包括第十九晶体管和第二十四晶体管，所述第二十四晶体管的控制端和第一端均电连接至所述第二信号端，第二端同时电连接所述第三上拉控制模块和所述第四上拉控制模块；第十九晶体管的控制端电连接所述第二十四晶体管的第二端，第一端电连接至所述第二信号端，第二端电连接至所述第二下拉节点。

可选的，所述第十三晶体管和第十二晶体管的宽长比均大于所述第十晶体管的宽长比；

所述第二十晶体管和第二十二晶体管的宽长比均大于所述第二十四晶体管的宽长比。

可选的，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；

所述第i级扫描单元的第一输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第一输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第二输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第二输出端与所述第i级扫描单元的第四控制端相连；

以及，奇数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。

可选的，当所述第一输出端包括第一子输出端和第二子输出端，所述第二输出端包括第三子输出端和第四子输出端时，

所述第i级扫描单元的第二子输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第二子输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第四子输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第四子输出端与所述第i级扫描单元的第四控制端相连。

一种栅极驱动电路，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、控制节点；

所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第一控制端、第二控制端和第一输出模块、第一控制模块、第三控制模块、；

所述第二扫描单元包括：第二输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块、第四控制模块；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第一电压端与所述控制节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；

所述第三控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第一下拉节点之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态以及所述第二电压端与所述控制节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态、所述第三电压端和所述第二输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；

所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；

所述第四控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；

其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块接通，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块接通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。

可选的，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。

可选的，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。

可选的，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。

可选的，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第四十三晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；所述第四十三晶体管的控制端电连接所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；

所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。

可选的，所述第三下拉控制模块包括：第十八晶体管、第十七晶体管和第四十四晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；所述第四十四晶体管的控制端电连接至所述第二下拉节点，第一端连接所述第二子电压端，第二端电连接至所述控制节点；

所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。

可选的，所述第一输出模块包括：第九晶体管和第一电容，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一输出端；

所述第二输出模块包括：第十五晶体管和第二电容，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第二输出端。

可选的，所述第三控制模块包括第三十九晶体管，所述第三十九晶体管的控制端电连接至所述控制节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第四控制模块包括第四十晶体管，所述第四十晶体管的控制端电连接至所述控制节点，第一端电连接至第二子电压端，第二端电连接至所述第二下拉节点。

可选的，所述第一扫描单元还包括第五控制模块，所述第五控制模块的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第二扫描单元还包括第六控制模块，所述第六控制模块的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。

可选的，所述第五控制模块包括第四十一晶体管，所述第四十一晶体管的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第六控制模块包括第四十二晶体管，所述第四十二晶体管的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。

可选的，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。

可选的，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。

可选的，所述第一上拉控制模块包括第四晶体管和第十三晶体管，所述第四晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第十三晶体管的控制端电连接至所述第一上拉节点，第一端电连接至第二子电压端，第二端电连接所述第一生成模块；

所述第二上拉控制模块包括第十二晶体管，所述第十二晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一生成模块；

所述第三上拉控制模块包括第二十晶体管和第二十一晶体管，所述第二十一晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；所述第二十晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块；

所述第四上拉控制模块包括第二十二晶体管，所述第二十二晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块。

可选的，所述第一生成模块包括第十晶体管和第十一晶体管，其中，所述第十晶体管的控制端和第一端均电连接至所述第一信号端，第二端同时电连接所述第一下拉控制模块和所述第二上拉控制模块；所述第十一晶体管的控制端电连接所述第十晶体管的第二端，第一端电连接所述第一信号端，第二端电连接所述第一下拉节点；

所述第二生成模块包括第十九晶体管和第二十四晶体管，所述第二十四晶体管的控制端和第一端均电连接至所述第二信号端，第二端同时电连接所述第三上拉控制模块和所述第四上拉控制模块；第十九晶体管的控制端电连接所述第二十四晶体管的第二端，第一端电连接至所述第二信号端，第二端电连接至所述第二下拉节点。

可选的，所述第十三晶体管和第十二晶体管的宽长比均大于所述第十晶体管的宽长比；

所述第二十晶体管和第二十二晶体管的宽长比均大于所述第二十四晶体管的宽长比。

可选的，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；

所述第i级扫描单元的第一输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第一输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第二输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第二输出端与所述第i级扫描单元的第四控制端相连；

以及，奇数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。

本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第一控制模块和第二控制模块，在触控阶段利用第一控制模块使第一输出端维持低电位，同时利用第二控制模块使第二输出端维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度；并且增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图2为本发明一个实施例所提供的栅极驱动电路中第一信号端和第二信号端输入信号的时序图；

图3为本发明另一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图4为一个薄膜晶体管的漏电流Ids随其栅极与漏极之间的电压差Vgs的变化曲线示意图；

图5为本发明又一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图6为本发明再一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图7为本发明又一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图8为本发明再一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图9为本发明一个实施例所提供的栅极驱动电路中各扫描单元级联的结构示意图；

图10为本发明另一个实施例所提供的栅极驱动电路中各扫描单元级联的结构示意图；

图11为本发明又一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图12为图11所示栅极驱动电路中扫描单元的一种具体结构示意图；

图13为本发明再一个实施例所提供的栅极驱动电路中扫描单元的结构示意图；

图14为本发明又一个实施例所提供的栅极驱动电路中扫描单元的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

本发明实施例提供了一种栅极驱动电路，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；如图1所示，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端FW、第二电压端BW、第三电压端VGL、第一控制端SET1；所述第一扫描单元包括：第一输入模块101、第一上拉控制模块102、第二上拉控制模块103、第一生成模块106、第一下拉控制模块104、第二下拉控制模块105、第一上拉节点P1、第一下拉节点Q1、第一信号端V1、第一时钟信号端CK1和第一输出模块107、第一控制模块108、第二控制端RESET1；第二扫描单元包括：第二输入模块201、第三输入模块209、第三上拉控制模块202、第四上拉控制模块203、第二生成模块206、第三下拉控制模块204、第四下拉控制模块205、第二上拉节点P2、第二下拉节点Q2、第三控制端SET2、第四控制端RESET2、第二信号端V2、第二时钟信号端CK2和第二输出模块207、第二控制模块208。

在本发明实施例中，第一输入模块101响应于第一控制端SET1的信号控制第一电压端FW与第一上拉节点P1之间的接通状态以及第三电压端VGL与第一下拉节点Q1之间的接通状态，并响应于第二控制端RESET1的信号控制第二电压端BW与第一上拉节点P1之间的接通状态。其中，第一控制端SET1和第二控制端RESET1的信号不同时为高电平，从而使得第一电压端FW与第一上拉节点P1之间接通时，第二电压端BW与第一上拉节点P1之间不接通，当第二电压端BW与第一上拉节点P1之间接通时，第一电压端FW与第一上拉节点P1之间不接通，且第一电压端FW和第二电压端BW输出信号的电平相反，从而使得第一电压端FW与第一上拉节点P1接通时和第二电压端BW与第一上拉节点P1接通时，第一上拉节点P1为不同电平。

下面以第一电压端FW为高电平，第二电压端BW为低电平，第三电压端VGL为低电平为例，对本发明实施例所提供的第一扫描单元进行描述。

具体的，当第一控制端SET1为高电平时，第二控制端RESET1为低电平时，第一电压端FW与第一上拉节点P1之间接通，第一电压端FW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉高，且第三电压端VGL与第一下拉节点Q1之间接通，第三电压端VGL的信号传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低。当第一控制端SET1为低电平，第二控制端RESET1为高电平时，第一电压端FW与第一上拉节点P1之间截止，第三电压端VGL与第一下拉节点Q1之间截止，第二电压端BW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。

继续如图1所示，第一上拉控制模块102响应于第一上拉节点P1的信号控制第一下拉节点Q1与第三电压端VGL之间的接通状态以及第三电压端VGL与第一生成模块106之间的接通状态。当第一上拉节点P1为高电平时，第一下拉节点Q1与第三电压端VGL之间接通，第三电压端VGL的信号传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低，第三电压端VGL与第一生成模块106之间接通，控制第一生成模块106无信号输出。当第一上拉节点P1为低电平时，第一下拉节点Q1与第三电压端VGL之间不通过第一上拉控制模块102接通，第三电压端VGL与第一生成模块106之间也不通过第一上拉控制模块102接通，第一上拉控制模块102对第一生成模块106的信号输出不起控制作用。

第二上拉控制模块103响应于第二上拉节点P2的信号控制第三电压端VGL与第一生成模块106之间的接通状态。当第二上拉节点P2为高电位时，第三电压端VGL与第一生成模块106之间接通，控制第一生成模块106无信号输出，当第二上拉节点P2为低电位时，第三电压端VGL与第一生成模块106之间不通过第二上拉控制模块103接通，第二上拉控制模块103对第一生成模块106的信号输出不起控制作用。

第一生成模块106在第三电压端VGL与第一生成模块106之间不接通时，响应于第一信号端V1的信号控制第一信号端V1与第一下拉节点Q1之间的接通状态。在第三电压端VGL与第一生成模块106之间不接通的前提下，当第一信号端V1与第一下拉节点Q1之间接通时，将第一信号端V1输出的信号传输至第一下拉节点Q1控制第一下拉控制模块104的工作；当第三电压端VGL与第一生成模块106之间接通时，第一生成模块106响应于第三电压端VGL的信号而无信号输出。

第一下拉控制模块104响应于第一下拉节点Q1的信号控制第三电压端VGL与第一上拉节点P1之间的接通状态以及第三电压端VGL与第一输出端Gout1之间的接通状态。具体的，当第一下拉节点Q1为高电位时，第三电压端VGL与第一上拉节点P1之间接通，将第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，并维持低电位，且第三电压端VGL与第一输出端Gout1之间接通，将第三电压端VGL的信号传输至第一输出端Gout1，并经第一输出端Gout1输出；当第一下拉节点Q1为低电位时，第三电压端VGL与第一上拉节点P1之间不通过第一下拉控制模块104接通且第三电压端VGL与第一输出端Gout1之间不通过第一下拉控制模块104接通。

第二下拉控制模块105响应于第二下拉节点Q2的信号控制第三电压端VGL与第一上拉节点P1之间的接通状态以及第三电压端VGL与第一输出端Gout1之间的接通状态。当第二下拉节点Q2为高电位时，第三电压端VGL与第一上拉节点P1之间接通，将第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，并维持低电位，且第三电压端VGL与第一输出端Gout1之间接通，将第三电压端VGL的信号传输至第一输出端Gout1，从第一输出端Gout1输出；当第二下拉节点Q2为低电位时，第三电压端VGL与第一上拉节点P1之间不通过第二下拉控制模块105接通且第三电压端VGL与第一输出端Gout1之间不通过第二下拉控制模块105接通。

第一输出模块107响应于第一上拉节点P1的信号控制第一时钟信号端CK1与第一输出端Gout1之间的接通状态。当第一上拉节点P1为高电平时，第一输出模块107控制第一时钟信号端CK1与第一输出端Gout1之间接通，将第一时钟信号端CK1的信号传输至第一输出端Gout1，并经第一输出端Gout1输出。

第一控制模块108响应于第一信号端V1和第二信号端V2的信号，控制第三电压端VGL与第一输出端Gout1之间的接通状态。当第一信号端V1和第二信号端V2的信号均为高电平时，所述第一控制模块108控制第三电压端VGL与所述第一输出端Gout1之间接通，使得第三电压端VGL的电压传输至所述第一输出端Gout1，将所述第一输出端Gout1的电位拉低；

需要说明的是，在本发明实施例中，第一控制模块108响应于第一信号端V1和第二信号端V2的信号，在显示阶段控制第三电压端VGL与第一输出端Gout1不通过第一控制模块108接通，以保证第一控制模块108的设置不会影响所述扫描单元在显示阶段的驱动工作，在触控阶段控制第三电压端VGL与第一输出端Gout1通过第一控制模块108直接接通，使得第一输出端Gout1维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度。需要说明的是，触控电极可由显示面板的公共电极复用，公共电极层分成多个公共电极单元，采用分时驱动的方式，将所述公共电极单元复用为触控电极单元。

由此可见，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第一控制模块108，在触控阶段利用第一控制模块108使第一输出端Gout1维持低电位，增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

第二扫描单元与第一扫描单元的结构类似，具体的，第二扫描单元中：

第二输入模块201响应于第三控制端SET2的信号控制第一电压端FW与第二上拉节点P2之间的接通状态，并响应于第四控制端RESET2的信号控制第二电压端BW与第二上拉节点P2之间的接通状态。其中，第三控制端SET2和第四控制端RESET2的信号不同时为高电平，从而使得第一电压端FW与第二上拉节点P2之间接通时，第二电压端BW与第二上拉节点P2之间不接通，当第二电压端BW与第二上拉节点P2之间接通时，第一电压端FW与第一上拉节点P1之间不接通，且第一电压端FW和第二电压端BW的电平信号相反，从而使得第一电压端FW与第二上拉节点P2接通时和第二电压端BW与第二上拉节点P2接通时，第二上拉节点P2为不同电平；

下面继续以第一电压端FW为高电平，第二电压端BW为低电平，第三电压端VGL为低电平为例，对本发明实施例所提供的第二扫描单元进行描述。

具体的，当第三控制端SET2为高电平，第四控制端RESET2为低电平时，第一电压端FW与第二上拉节点P2之间接通，第一电压端FW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉高；当第三控制端SET2为低电平，第四控制端RESET2为高电平时，第二电压端BW与第二上拉节点P2之间接通，第二电压端BW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。

第三输入模块209响应于第一控制端SET1的信号，控制第三电压端VGL与第二下拉节点Q2之间的接通状态。当第一控制端SET1的信号为高电平时，第三电压端VGL与第二下拉节点Q2之间接通，第三电压端VGL的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低。

第三上拉控制模块202响应于第二上拉节点P2的信号，控制第三电压端VGL与第二下拉节点Q2之间的接通状态，以及第三电压端VGL与第二生成模块206之间的接通状态。当第二上拉节点P2的信号为高电平时，第三电压端VGL与第二下拉节点Q2之间接通，第三电压端VGL的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低；第三电压端VGL与第二生成模块206之间接通，第三电压端VGL的信号传输至第二生成模块206，第二生成模块206响应于第三电压端VGL的信号而无信号输出。

第四上拉控制模块203响应于第一上拉节点P1的信号，控制第二生成模块206与第三电压端VGL之间的接通状态。当第一上拉节点P1的信号为高电平时，第三电压端VGL与第二生成模块206之间接通，第三电压端VGL的信号传输至第二生成模块206，控制第二生成模块206无信号输出。

第二生成模块206在第三电压端VGL与第二生成模块206不接通时，响应于第二信号端V2的信号控制第二信号端V2与第二下拉节点Q2之间的接通状态，当第二信号端V2的信号为高电平时，第二信号端V2与第二下拉节点Q2之间接通，第二信号端V2的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉高，控制第三下拉控制模块204工作。

第三下拉控制模块204响应于第二下拉节点Q2的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态以及第三电压端VGL与第二输出端Gout2之间的接通状态。当第二下拉节点Q2的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，且第三电压端VGL与第二输出端Gout2之间接通，第三电压端VGL的信号传输至第二输出端Gout2，经第二输出端Gout2输出；当第二下拉节点Q2的信号为低电平时，第三电压端VGL与第二上拉节点P2之间不通过第三下拉控制模块204接通，第三电压端VGL与第二输出端Gout2之间不通过第三下拉控制模块204接通。

第四下拉控制模块205响应于第一下拉节点Q1的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态以及第三电压端VGL与第二输出端Gout2之间的接通状态。当第一下拉节点Q1的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，且第三电压端VGL与第二输出端Gout2之间接通，第三电压端VGL的信号传输至第二输出端Gout2，经第二输出端Gout2输出；当第一下拉节点Q1的信号为低电平时，第三电压端VGL与第二上拉节点P2之间不通过第四下拉控制模块205接通，第三电压端VGL与第二输出端Gout2之间不通过第四下拉控制模块205接通。

第二输出模块207响应于第二上拉节点P2的信号，控制第二时钟信号端CK2与第二输出端Gout2之间的接通状态。当第二上拉节点P2的信号为高电平时，第二时钟信号端CK2与第二输出端Gout2之间接通，第二时钟信号端CK2的信号传输至第二输出端Gout2，经第二输出端Gout2输出。

第二控制模块208响应于第一信号端V1和第二信号端V2的信号，控制第三电压端VGL与第二输出端Gout2之间的接通状态，当第一信号端V1和第二信号端V2均为高电平时，第二控制模块208控制第三电压端VGL与第二输出端Gout2之间接通，使得第三电压端VGL的信号传输至第二输出端Gout2，将第二输出端Gout2的电位拉低。

需要说明的是，在本发明实施例中，第二控制模块208响应于第一信号端V1和第二信号端V2的信号，在显示阶段控制第三电压端VGL与第二输出端Gout2不通过第二控制模块208接通，以保证第二控制模块208的设置不会影响所述扫描单元在显示阶段的驱动工作，在触控阶段控制第三电压端VGL与第二输出端Gout2通过第二控制模块208直接接通，使得第二输出端Gout2维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度。需要说明的是，触控电极可由触控显示面板的公共电极复用，公共电极层分成多个公共电极单元，采用分时驱动的方式，将所述公共电极单元复用为触控电极单元。

由此可见，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第二控制模块208，在触控阶段利用第二控制模块208使第二输出端Gout2维持低电位，增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

为了保证所述第一控制模块108响应于所述第一信号端V1和第二信号端V2的信号，在显示阶段控制所述第三电压端VGL与所述第一输出端Gout1不通过所述第一控制模块108接通，在触控阶段控制所述第三电压端VGL和所述第一输出端Gout1之间通过第一控制模块108导通；所述第二控制模块208响应于所述第一信号端V1和第二信号端V2的信号，在显示阶段控制所述第三电压端VGL与所述第二输出端Gout2之间不通过第二控制模块208接通，在触控阶段控制所述第三电压端VGL和所述第二输出端Gout2之间通过第二控制模块208导通。在上述实施例的基础上，在本发明的一个实施例中，如图2所示，所述第一信号端V1输入的信号在第一时间段T1恒为第一电平信号H1，在第二时间段T2具有至少一个第二电平信号H2，所述第一电平信号H1的脉冲宽度大于所述第二电平信号H2的脉冲宽度；所述第二信号端V2输入的信号在第一时间段T1具有至少一个第二电平信号H2，第二时间段T2恒为第一电平信号H1，其中，第一时间段T1和第二时间段T2交错设置。具体的，在本发明实施例中，所述第一电平信号H1和第二电平信号H2均为高电平信号，在本发明的其他实施例中，所述第一电平信号和第二电平信号还可以为低电平信号，本发明对此并不做限定，具体视情况而定。

在上述实施例的基础上，在本发明的一个具体实施例中，所述第一时间段T1和第二时间段T2的时长均为触控显示面板中一帧画面显示扫描的时间。由上工作过程可知，只有所述第一电平信号和第二电平信号的重合时间才为触控阶段工作时间，故在本发明实施例中，当需要在在一帧显示画面扫描的时间内进行N次触控检测时，只需在所述第二时间段内设置N个第二电平信号即可，其中，N为不小于1的正整数。

需要说明的是，上述实施例中是以高电位接通，低电位不接通为例对扫描单元的工作原理进行说明的，但本发明对此并不做限定，具体视情况而定。

在上述实施例的基础上，在本发明的一个实施例中，第三电压端VGL包括第一子电压端VGL1和第二子电压端VGL2，其中，第二子电压端VGL2的电压小于或等于第一子电压端VGL1的电压。需要说明的是，当第二子电压端VGL2的电压等于第一子电压端VGL1的电压时，第二子电压端VGL2和第一子电压端VGL1可以合并为一个电压端。

如图3所示，图3为本发明一个实施例所提供的扫描单元的具体结构示意图，下面结合图3对本发明实施所提供的扫描单元的进行具体描述。

结合图1和图3，在本发明实施例中，第一输入模块101包括：第一晶体管M1、第二晶体管M2和第三晶体管M3，第一晶体管M1的控制端电连接第一控制端SET1，第一端电连接第一电压端FW，第二端电连接第一上拉节点P1，当第一控制端SET1为高电平时，第一晶体管M1导通，第一电压端FW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉高。第二晶体管M2的控制端电连接第二控制端RESET1，第一端电连接至第二电压端BW，第二端电连接至第一上拉节点P1，当第二控制端RESET1为高电平时，第二晶体管M2导通，第二电压端BW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低；第三晶体管M3的控制端电连接第一控制端SET1，第一端电连接至第二子电压端VGL2，第二端电连接至第一下拉节点Q1，当第一控制端SET1为高电平时，第三晶体管M3导通，第二子电压端VGL2的电压传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低。

第二输入模块201包括第二十五晶体管M25和第二十六晶体管M26，其中，第二十五晶体管M25的控制端电连接第三控制端SET2，第一端电连接至第一电压端FW，第二端电连接至第二上拉节点P2，当第三控制端SET2为高电平时，第二十五晶体管M25导通，第一电压端FW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉高。第二十六晶体管M26的控制端电连接第四控制端RESET2，第一端电连接至第二电压端BW，第二端电连接至第二上拉节点P2，当第四控制端RESET2为高电平时，第二十六晶体管M26导通，第二电压端BW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。

第三输入模块209包括第二十三晶体管M23，第二十三晶体管M23的控制端电连接第一控制端SET1，第一端电连接第二子电压端VGL2，第二端电连接至第二下拉节点Q2，当第一控制端SET1的信号为高电平时，第二十三晶体管M23导通，第二子电压端VGL2的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低。

需要说明的是，在本发明实施例中，第一输入模块101、第二输入模块201和第三输入模块209中各晶体管的导通类型相同，即第一晶体管M1、第二晶体管M2、第三晶体管M3、第二十五晶体管M25、第二十六晶体管M26和第二十三晶体管M23的导通类型相同，且本发明以第一输入模块101、第二输入模块201和第三输入模块209中各晶体管均为N型晶体管为例，对其工作原理进行说明。但本发明对此并不做限定，在本发明的其他实施例中，第一输入模块101、第二输入模块201和第三输入模块209中各晶体管还可以均为P型晶体管，具体视情况而定。

为了便于描述，下面对扫描单元中各模块描述时，均以该模块中各晶体管为N型晶体管为例进行说明。

继续如图3所示，第一上拉控制模块102包括第四晶体管M4和第十三晶体管M13，第四晶体管M4的控制端电连接至第一上拉节点P1，第一端电连接第二子电压端VGL2，第二端电连接第一下拉节点Q1，当第一上拉节点P1的信号为高电平时，第四晶体管M4导通，第二子电压端VGL2的信号传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低。第十三晶体管M13的控制端电连接第一上拉节点P1，第一端电连接第二子电压端VGL2，第二端电连接至第一生成模块106，当第一上拉节点P1的信号为高电平时，第十三晶体管M13导通，第二子电压端VGL2的信号传输至第一生成模块106，控制第一生成模块106无信号输出。当第一上拉节点P1的信号为低电平时，第四晶体管M4和第十三晶体管M13截止，第二子电压端VGL2与第一下拉节点Q1之间不通过第四晶体管M4接通，第二子电压端VGL2与第一生成模块106之间不通过第十三晶体管M13接通。

第二上拉控制模块103包括第十二晶体管M12，第十二晶体管M12的控制端电连接第二上拉节点P2，第一端电连接至第二子电压端VGL2，第二端电连接至第一生成模块106，当第二上拉节点P2的信号为高电平时，第十二晶体管M12导通，第二子电压端VGL2与第一生成模块106之间接通，控制第一生成模块106无信号输出。

相应的，第一生成模块106包括第十晶体管M10和第十一晶体管M11，其中，第十晶体管M10的控制端和第一端均电连接至第一信号端V1，第二端同时电连接第一上拉控制模块102和第二上拉控制模块103；第十一晶体管M11的控制端电连接第十晶体管M10的第二端，第一端电连接第一信号端V1，第二端电连接第一下拉节点Q1。在第二子电压端VGL2与第一生成模块106之间不接通的前提下，当第一信号端V1为高电平时，第十晶体管M10和第十一晶体管M11导通，第一信号端V1的信号传输至第一下拉节点Q1；第一信号端V1为低电平时，第十晶体管M10和第十一晶体管M11截止，第一生成模块106无信号输出。

需要说明的是，在本发明实施例中，第十三晶体管M13和第十二晶体管M12的宽长比大于第十晶体管M10的宽长比，以使得第十三晶体管M13和第十二晶体管M12相较于第十晶体管M10对第十一晶体管M11具有优先控制权。

第三上拉控制模块202包括第二十晶体管M20和第二十一晶体管M21，第二十一晶体管M21的控制端电连接第二上拉节点P2，第一端电连接第二子电压端VGL2，第二端电连接第二下拉节点Q2，当第二上拉节点P2为高电平时，第二十一晶体管M21导通，第二子电压端VGL2的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低。第二十晶体管M20的控制端电连接第二上拉节点P2，第一端电连接第二子电压端VGL2，第二端电连接至第二生成模块206，当第二上拉节点P2的信号为高电平时，第二十晶体管M20导通，第二子电压端VGL2的信号传输至第二生成模块206，控制第二生成模块206无信号输出。

第四上拉控制模块203包括第二十二晶体管M22，第二十二晶体管M22的控制端电连接至第一上拉节点P1，第一端电连接至第二子电压端VGL2，第二端电连接至第二生成模块206。当第一上拉节点P1为高电平时，第二子电压端VGL2的信号传输至第二生成模块206，控制第二生成模块206无信号输出。

相应的，第二生成模块206包括第十九晶体管M19和第二十四晶体管M24，其中，第二十四晶体管M24的控制端和第一端均电连接至第二信号端V2，第二端同时电连接第三上拉控制模块202和第四上拉控制模块203；第十九晶体管M19的控制端电连接第二十四晶体管M24的第二端，第一端电连接至第二信号端V2，第二端电连接至第二下拉节点Q2。在第二子电压端VGL2与第二生成模块206之间不接通的前提下，当第二信号端V2的信号为高电平时，第十九晶体管M19和第二十四晶体管M24导通，第二信号端V2与第二下拉节点Q2之间接通，第二信号端V2的信号传输至第二下拉节点Q2。

需要说明的是，在本发明实施例中，第二十二晶体管M22和第二十晶体管M20的宽长比大于第二十四晶体管M24的宽长比，以使得第二十二晶体管M22和第二十晶体管M20相较于第二十四晶体管M24具有优先控制权。

在上述任一实施例的基础上，在本发明的一个实施例中，第一扫描单元具有一个输出端，该输出端输出的信号用于给其对应的栅极线提供扫描信号，并作为下一级第一扫描单元的触发信号；第二扫描单元具有一个输出端，该输出端输出的信号用于给其对应的栅极线提供扫描信号，并作为下一级第二扫描单元的触发信号。

在上述实施例的基础上，在本发明的一个实施例中，继续如图3所示，第一下拉控制模块104包括第五晶体管M5和第六晶体管M6，其中，第五晶体管M5的控制端电连接第一下拉节点Q1，第一端电连接第二子电压端VGL2，第二端电连接第一上拉节点P1，当第一下拉节点Q1为高电平时，第五晶体管M5导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。第六晶体管M6的控制端电连接第一下拉节点Q1，第一端电连接第一子电压端VGL1，第二端电连接第一输出端Gout1，当第一下拉节点Q1为高电平时，第六晶体管M6导通，第一子电压端VGL1的信号传输至第一输出端Gout1，经第一输出端Gout1输出。

继续如图3所示，第二下拉控制模块105包括：第七晶体管M7和第八晶体管M8；其中，第七晶体管M7的控制端电连接至第二下拉节点Q2，第一端电连接至第二子电压端VGL2，第二端电连接至第一上拉节点P1，当第二下拉节点Q2为高电平时，第七晶体管M7导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。第八晶体管M8的控制端电连接至第二下拉节点Q2，第一端电连接至第一子电压端VGL1，第二端电连接第一输出端Gout1，当第二下拉节点Q2为高电平时，第八晶体管M8导通，第一子电压端VGL1的信号传输至第一输出端Gout1，经第一输出端Gout1输出。

同理，继续如图3所示，第三下拉控制模块204包括第十八晶体管M18和第十七晶体管M17，其中，第十八晶体管M18的控制端电连接第二下拉节点Q2，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2；当第二下拉节点Q2为高电平时，第十八晶体管M18导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。第十七晶体管M17的控制端电连接第二下拉节点Q2，第一端电连接第一子电压端VGL1，第二端电连接第二输出端Gout2；当第二下拉节点Q2为高电平时，第十七晶体管M17导通，第一子电压端VGL1的信号传输至第二输出端Gout2，经第二输出端Gout2输出。

第四下拉控制模块205包括：第十六晶体管M16和第十四晶体管M14，其中，第十六晶体管M16的控制端电连接至第一下拉节点Q1，第一端电连接至第二子电压端VGL2，第二端电连接至第二上拉节点P2；当第一下拉节点Q1为高电平时，第十六晶体管M16导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。第十四晶体管M14的控制端电连接至第一下拉节点Q1，第一端电连接至第一子电压端VGL1，第二端电连接至第二输出端Gout2；当第一下拉节点Q1为高电平时，第十四晶体管M14导通，第一子电压端VGL1的信号传输至第二输出端Gout2，经第二输出端Gout2输出。

继续如图3所示，第一输出模块107包括：第九晶体管M9和第一电容C1，第九晶体管M9的控制端电连接第一上拉节点P1，第一端连接第一时钟信号端CK1，第二端电连接第一输出端Gout1；第一电容C1的第一端电连接第一上拉节点P1，第二端电连接第一输出端Gout1。当第一上拉节点P1为高电平时，对第一电容C1进行充电，且第九晶体管M9导通，第一时钟信号端CK1的信号传输至第一输出端Gout1，经第一输出端Gout1输出。

需要说明的是，在本发明实施例中，当第一上拉节点P1为低电平，第一下拉节点Q1为高电平时，第九晶体管M9的控制端通过第五晶体管M5电连接至第二子电压端VGL2，第二端通过第六晶体管M6电连接至第一子电压端VGL1，因此，当第二子电压端VGL2和第一子电压端VGL1电压相同时，第九晶体管M9的控制端(即栅极g)和第二端(即漏极d)之间的电压差为零，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，第九晶体管M9的控制端(即栅极g)和第二端(即漏极d)之间的电压差小于零。如图4所示，图4示出了一个薄膜晶体管的漏电流Ids随其栅极与漏极之间的电压差Vgs的变化曲线示意图，从图4可知，一个晶体管的栅极g和漏极d之间的电压差Vgs越小，该晶体管的漏电流Ids越小，因此，在本发明实施例中，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，可以有效降低第九晶体管M9的漏电流，避免第九晶体管M9误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

同理，继续参考图3，第二输出模块207包括：第十五晶体管M15和第二电容C2，第十五晶体管M15的控制端电连接第二上拉节点P2，第一端电连接第二时钟信号端CK2，第二端电连接第二输出端Gout2；第二电容C2第一端电连接第二上拉节点P2，第二端电连接第二输出端Gout2。当第二上拉节点P2为高电平时，对第二电容C2进行充电，且第十五晶体管M15导通，第二时钟信号端CK2的信号传输至第二输出端Gout2，经第二输出端Gout2输出。

需要说明的是，在本发明实施例中，当第二上拉节点P2为低电平，第二下拉节点Q2为高电平时，第十五晶体管M15的控制端通过第十八晶体管M18电连接至第二子电压端VGL2，第二端通过第十七晶体管M17电连接至第一子电压端VGL1，因此，当第二子电压端VGL2和第一子电压端VGL1电压相同时，第十五晶体管M15的控制端(即栅极)和第二端(即漏极)之间的电压差为零，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，第十五晶体管M15的控制端(即栅极)和第二端(即漏极)之间的电压差小于零。由图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，可以有效降低第十五晶体管M15的漏电流，避免第十五晶体管M15误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

继续如图3所示，所述第一控制模块108包括第二十七晶体管M27和第二十八晶体管M28，所述第二十七晶体管M27的控制端电连接至所述第一信号端V1，第一端电连接至所述第一子电压端VGL1，第二端电连接至所述第二十八晶体管M28的第一端；所述第二十八晶体管M28的控制端电连接至所述第二信号端V2，第二端电连接至所述第一输出端Gout1；当第一信号端V1为高电平且第二信号端V2也为高电平时，第二十七晶体管M27导通，第二十八晶体管M28导通，第一子电压端VGL1的信号经第二十七晶体管M27传输至第二十八晶体管M28的第一端，并将第二十八晶体管M28传输至第一输出端Gout1，将第一输出端Gout1的电位拉低。

需要说明的是，在本发明的其他实施例中，也可以所述第二十七晶体管M27的控制端电连接至第二信号端V2，第二十八晶体管M28的控制端电连接至第一信号端V1，其他电连接关系不变，本发明对此并不做限定，具体视情况而定。

同理，所述第二控制模块208包括第三十五晶体管M35和第三十六晶体管M36，所述第三十五晶体管M35的控制端电连接至所述第一信号端V1，第一端电连接所述第一子电压端VGL1，第二端电连接至所述第三十六晶体管M36的第一端；所述第三十六晶体管M36的控制端电连接至所述第二信号端V2，第二端电连接至所述第二输出端Gout2。当第一信号端V1为高电平且第二信号端V2也为高电平时，第三十五晶体管M35导通，第三十六晶体管M36导通，第一子电压端VGL1的信号经第三十五晶体管M35传输至第三十六晶体管M36的第一端，并将第三十六晶体管M36传输至第二输出端Gout2，将第二输出端Gout2的电位拉低。

需要说明的是，在本发明的其他实施例中，也可以所述第三十五晶体管M35的控制端电连接至第二信号端V2，第三十六晶体管M36的控制端电连接至第一信号端V1，其他电连接关系不变，本发明对此并不做限定，具体视情况而定。

在上述任一实施例的基础上，在本发明的一个实施例中，如图5所示，所述扫描单元还包括第五控制端RST，所述第一扫描单元还包括：第七控制模块110，第七控制模块110响应于第五控制端RST的信号，控制第三电压端VGL与第一上拉节点P1之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第一上拉节点P1之间接通，第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，从而使得第一上拉节点P1的电位快速拉低。

同理，第二扫描单元还包括第八控制模块210，第八控制模块210响应于第五控制端RST的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，从而使得第二上拉节点P2电位快速拉低。

具体的，如图6所示，第七控制模块110包括：第三十七晶体管M37，第三十七晶体管M37的控制端电连接第五控制端RST，第一端电连接至第二子电压端VGL2，第二端电连接至第一上拉节点P1，当第五控制端RST的信号为高电平时，第三十七晶体管M37导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

同理，第八控制模块210包括：第三十八晶体管M38，第三十八晶体管M38的控制端电连接第五控制端RST，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2，当第五控制端RST的信号为高电平时，第三十八晶体管M38导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

如图7所示，图7示出了本发明另一个实施例所提供的扫描单元的电路结构示意图。在本发明实施例中，第一输出端Gout1包括：第一子输出端Gout11和第二子输出端Gout12；其中，第一子输出端Gout11的信号用于为其电连接的栅极线提供扫描信号，第二子输出端Gout12输出的信号作为下一级第一扫描单元的触发信号。同理，第二输出端Gout2包括第三子输出端Gout21和第四子输出端Gout22。其中，第三子输出端Gout21输出的信号用于为其电连接的栅极线提供扫描信号，第四子输出端Gout22输出的信号用于作为下一级第二扫描单元的触发信号。

需要说明的是，在本发明实施例中，第一子输出端Gout11和第二子输出端Gout12并不是由第一扫描单元中同一等电位点直接分支出来的两个子输出端，而是第一扫描单元的两个独立的输出端。同理，第三子输出端Gout21和第四子输出端Gout22也不是由第二扫描单元中同一等电位点直接分支出来的两个子输出端，而是第二扫描单元的两个独立的输出端。

还需要说明的是，由于在本实施例中，第一输入模块101、第二输入模块201、第三输入模块209、第一上拉控制模块102、第二上拉控制模块103、第三上拉控制模块202、第四上拉控制模块203、第一生成模块106、第二生成模块206均与上述实施例相同，对此，本实施例不再重复赘述。下面仅对两个实施例中不同的部分进行描述。

继续如图7所示，第一下拉控制模块104包括：第五晶体管M5、第六晶体管M6和第三十一晶体管M31，第五晶体管M5的控制端电连接第一下拉节点Q1，第一端电连接第二子电压端VGL2，第二端电连接第一上拉节点P1，当第一下拉节点Q1为高电平时，第五晶体管M5导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。第六晶体管M6的控制端电连接第一下拉节点Q1，第一端电连接第一子电压端VGL1，第二端电连接第一子输出端Gout11，当第一下拉节点Q1为高电平时，第六晶体管M6导通，第一子电压端VGL1的信号传输至第一子输出端Gout11，经第一输出端Gout1输出给其对应的栅极线。第三十一晶体管M31的控制端电连接第一下拉节点Q1，第一端电连接第二子电压端VGL2，第二端电连接第二子输出端Gout12，当第一下拉节点Q1为高电平时，第三十一晶体管M31导通，第二子电压端VGL2的信号传输至第二子输出端Gout12，经第二子输出端Gout12输出给下一级第一扫描单元。

第二下拉控制模块105包括：第七晶体管M7、第八晶体管M8和第三十晶体管M30，其中，第七晶体管M7的控制端电连接至第二下拉节点Q2，第一端电连接至第二子电压端VGL2，第二端电连接至第一上拉节点P1，当第二下拉节点Q2的信号为高电平时，第七晶体管M7导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。第八晶体管M8的控制端电连接至第二下拉节点Q2，第一端电连接至第一子电压端VGL1，第二端电连接第一子输出端Gout11，当第二下拉节点Q2为高电平时，第八晶体管M8导通，第一子电压端VGL1的信号传输至第一子输出端Gout11，经第一子输出端Gout11输出给其对应的栅极线。第三十晶体管M30的控制端电连接至第二下拉节点Q2，第一端电连接至第二子电压端VGL2，第二端电连接至第二子输出端Gout12，当第二下拉节点Q2的信号为高电平时，第三十晶体管M30导通，第二子电压端VGL2的信号传输至第二子输出端Gout12，经第二子输出端Gout12传输给第一级第一扫描单元。

同理，第三下拉控制模块204包括：包括：第十八晶体管M18、第十七晶体管M17和第三十三晶体管M33，其中，第十八晶体管M18的控制端电连接第二下拉节点Q2，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2；当第二下拉节点Q2为高电平时，第十八晶体管M18导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。第十七晶体管M17的控制端电连接第二下拉节点Q2，第一端电连接第一子电压端VGL1，第二端电连接第三子输出端Gout21，当第二下拉节点Q2为高电平时，第十七晶体管M17导通，第一子电压端VGL1的信号传输至第三子输出端Gout21，经第三子输出端Gout21输出给其对应的栅极线。第三十三晶体管M33的控制端电连接第二下拉节点Q2，第一端电连接第二子电压端VGL2，第二端电连接第四子输出端Gout22；当第二下拉节点Q2为高电平时，第三十三晶体管M33导通，第二子电压端VGL2的信号传输至第四子输出端Gout22，经第四子输出端Gout22输出给下一级第二扫描单元。

第四下拉控制模块205包括：第十六晶体管M16、第十四晶体管M14和第三十四晶体管M34，其中，第十六晶体管M16的控制端电连接至第一下拉节点Q1，第一端电连接至第二子电压端VGL2，第二端电连接至第二上拉节点P2；当第一下拉节点Q1为高电平时，第十六晶体管M16导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。

第十四晶体管M14的控制端电连接至第一下拉节点Q1，第一端电连接至第一子电压端VGL1，第二端电连接至第三子输出端Gout21；当第一下拉节点Q1为高电平时，第十四晶体管M14导通，第一子电压端VGL1的信号传输至第三子输出端Gout21，经第三子输出端Gout21传输给其对应的栅极线。

第三十四晶体管M34的控制端电连接至第一下拉节点Q1，第一端电连接至第二子电压端VGL2，第二端电连接至第四子输出端Gout22。当第一下拉节点Q1为高电平时，第三十四晶体管M34导通，第二子电压端VGL2的信号传输至第四子输出端Gout22，经第四子输出端Gout22输出给下一级的第二扫描单元。

继续如图7所示，第一输出模块107包括第九晶体管M9、第一电容C1和第二十九晶体管M29，第九晶体管M9的控制端电连接第一上拉节点P1，第一端连接第一时钟信号端CK1，第二端电连接第一子输出端Gout11；当第一上拉节点P1为高电平时，第九晶体管M9导通，第一时钟信号端CK1的信号传输至第一子输出端Gout11，经第一子输出端Gout11传输给其对应的栅极线。

第一电容C1的第一端电连接第一上拉节点P1，第二端电连接第一子输出端Gout11；当第一上拉节点P1为高电平时，开始对第一电容C1进行充电。

第二十九晶体管M29的控制端电连接第一上拉节点P1，第一端电连接第一时钟信号端CK1，第二端电连接第二子输出端Gout12；当第一上拉节点P1为高电平时，第二十九晶体管M29导通，第一时钟信号端CK1的信号传输至第二子输出端Gout12，经第二子输出端Gout12输出给下一级第一扫描单元，作为下一级第一扫描单元的触发信号。

需要说明的是，在本发明实施例中，当第一上拉节点P1为低电平，第一下拉节点Q1为高电平时，第九晶体管M9的控制端通过第五晶体管M5电连接至第二子电压端VGL2，第二端通过第六晶体管M6电连接至第一子电压端VGL1，因此，当第二子电压端VGL2和第一子电压端VGL1电压相同时，第九晶体管M9的控制端(即栅极g)和第二端(即漏极d)之间的电压差为零，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，第九晶体管M9的控制端(即栅极g)和第二端(即漏极d)之间的电压差小于零。从图4可知，一个晶体管的栅极g和漏极d之间的电压差Vgs越小，该晶体管的漏电流Ids越小，因此，在本发明实施例中，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，可以有效降低第九晶体管M9的漏电流，避免第九晶体管M9误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

另外，第二子电压端VGL2的信号会经第二子输出端Gout12输出给下一级第一扫描单元的第一控制端SET1，从而使得第一晶体管M1的控制端电连接第二子电压端VGL2，而第一晶体管M1的第二端电连接第一上拉节点P1，当第一上拉节点P1为低电平，第一下拉节点Q1为高电平时，第一上拉节点P1被拉低至第二子电压端VGL2的电压。此时，第一晶体管M1的控制端(栅极)和第二端(漏极)之间的电压差为零。而根据图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，第二子电压端VGL2的电压小于第一子电压端VGL1的电压，在有效降低第九晶体管M9的漏电流的同时，设置第二子电压端VGL2的信号经第二子输出端Gout12输出给下一级第一扫描单元的第一控制端SET1，有助于减小第一晶体管M1的漏电流，从而避免第一晶体管M1误打开，影响第一上拉节点P1的电位，从而影响该扫描单元及包括该扫描单元的栅极驱动电路的稳定性。

同理，第二输出模块207包括：第十五晶体管M15、第二电容C2和第三十二晶体管M32，第十五晶体管M15的控制端电连接第二上拉节点P2，第一端电连接第二时钟信号端CK2，第二端电连接第三子输出端Gout21；当第二上拉节点P2为高电平时，第十五晶体管M15导通，第二时钟信号端CK2的信号传输至第三子输出端Gout21，经第三子输出端Gout21输出给其对应的栅极线，为其对应的栅极线提供扫描信号。

第二电容C2第一端电连接第二上拉节点P2，第二端电连接第三子输出端Gout21；当第二上拉节点P2为高电平时，开始对第二电容进行充电。

第三十二晶体管M32的控制端电连接第二上拉节点P2，第一端电连接第二时钟信号端CK2，第二端电连接第四子输出端Gout22。当第二上拉节点P2为高电平时，第三十二晶体管M32导通，第二时钟信号端CK2的信号传输至第四子输出端Gout22，经第四子输出端Gout22传输给下一级第二扫描单元，作为下一级第二扫描单元的触发信号。

需要说明的是，在本发明实施例中，当第二上拉节点P2为低电平，第二下拉节点Q2为高电平时，第十五晶体管M15的控制端通过第十八晶体管M18电连接至第二子电压端VGL2，第二端还通过第十七晶体管M17电连接至第一子电压端VGL1，因此，当第二子电压端VGL2和第一子电压端VGL1电压相同时，第十五晶体管M15的控制端(即栅极)和第二端(即漏极)之间的电压差为零，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，第十五晶体管M15的控制端(即栅极)和第二端(即漏极)之间的电压差小于零。由图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，当第二子电压端VGL2的电压小于第一子电压端VGL1的电压时，可以有效降低第十五晶体管M15的漏电流，避免第十五晶体管M15误打开，提高该扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

另外，第二子电压端VGL2的信号会经第四子输出端Gout22输出给下一级第二扫描单元的第三控制端SET2，从而使得第二十五晶体管M25的控制端电连接第二子电压端VGL2，而第二十五晶体管M25的第二端电连接第二上拉节点P2，当第二上拉节点P2为低电平，第二下拉节点Q2为高电平时，第二上拉节点P2被拉低至第二子电压端VGL2的电压。此时，第二十五晶体管M25的控制端(栅极)和第二端(漏极)之间的电压差为零。而根据图4可知，一个晶体管的栅极和漏极之间的电压差越小，该晶体管的漏电流越小，因此，在本发明实施例中，第二子电压端VGL2的电压小于第一子电压端VGL1的电压，在有效降低第十五晶体管M15的漏电流的同时，设置第二子电压端VGL2的信号经第四子输出端Gout22输出给下一级第二扫描单元的第三控制端SET2，有助于减小第二十五晶体管M25的漏电流，从而避免第二十五晶体管M25误打开，影响第二上拉节点P2的电位，从而影响该扫描单元及包括该扫描单元的栅极驱动电路的稳定性。

继续如图7所示，所述第一控制模块108包括第二十七晶体管M27和第二十八晶体管M28，所述第二十七晶体管M27的控制端电连接至所述第一信号端V1，第一端电连接至所述第一子电压端VGL1，第二端电连接至所述第二十八晶体管M28的第一端；所述第二十八晶体管M28的控制端电连接至所述第二信号端V2，第二端电连接至所述第一子输出端Gout11；当第一信号端V1为高电平且第二信号端V2也为高电平时，第二十七晶体管M27导通，第二十八晶体管M28导通，第一子电压端VGL1的信号经第二十七晶体管M27传输至第二十八晶体管M28的第一端，并将第二十八晶体管M28传输至第一子输出端Gout11，将第一子输出端Gout11的电位拉低。

同理，所述第二控制模块208包括第三十五晶体管M35和第三十六晶体管M36，所述第三十五晶体管M36的控制端电连接至所述第一信号端V1，第一端电连接所述第一子电压端VGL1，第二端电连接至所述第三十六晶体管M36的第一端；所述第三十六晶体管M36的控制端电连接至所述第二信号端V2，第二端电连接至所述第三子输出端Gout21。当第一信号端V1为高电平且第二信号端V2也为高电平时，第三十五晶体管M35导通，第三十六晶体管M36导通，第一子电压端VGL1的信号经第三十五晶体管M35传输至第三十六晶体管M36的第一端，并将第三十六晶体管M36传输至第三子输出端Gout21，将第三子输出端Gout21的电位拉低。

在上述实施例的基础上，在本发明的一个实施例中，如图8所示，所述扫描单元还包括第五控制端，所述第一扫描单元还包括：第七控制模块110，第七控制模块110响应于第五控制端RST的信号，控制第三电压端VGL与第一上拉节点P1之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第一上拉节点P1之间接通，第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，从而使得第一上拉节点P1的电位快速拉低。

同理，第二扫描单元还包括第八控制模块210，第八控制模块210响应于第五控制端RST的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，从而使得第二上拉节点P2电位快速拉低。

具体的，继续如图8所示，第七控制模块110包括：第三十七晶体管M37，第三十七晶体管M37的控制端电连接第五控制端RST，第一端电连接至第二子电压端VGL2，第二端电连接至第一上拉节点P1，当第五控制端RST的信号为高电平时，第三十七晶体管M37导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

同理，第八控制模块210包括：第三十八晶体管M38，第三十八晶体管M38的控制端电连接第五控制端RST，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2，当第五控制端RST的信号为高电平时，第三十八晶体管M38导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

在上述任一实施例的基础上，在本发明的一个实施例中，定义相邻两级扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；如图9所示，图9示出了本发明一个实施例所提供的栅极驱动电路的结构示意图，其中，

第i级扫描单元的第一输出端Gout1与第i+1级扫描单元的第一控制端SET1相连，第i+1级扫描单元的第一输出端Gout1与第i级扫描单元的第二控制端RESET1相连；

第i级扫描单元的第二输出端Gout2与第i+1级扫描单元的第三控制端SET2相连，第i+1级扫描单元的第二输出端Gout2与第i级扫描单元的第四控制端RESET2相连；

以及，奇数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端，偶数级扫描单元的第一时钟信号端CK1为同一信号端、且第二时钟信号端CK2为同一信号端。

如图10所示，图10示出了本发明另一个实施例所提供的栅极驱动电路的结构示意图，在上述实施例的基础上，在本发明实施例中，第一输出端Gout1包括第一子输出端Gout11和第二子输出端Gout12，第二输出端Gout2包括第三子输出端Gout21和第四子输出端Gout22，

第i级扫描单元的第二子输出端Gout12与第i+1级扫描单元的第一控制端SET1相连，第i+1级扫描单元的第二子输出端Gout12与第i级扫描单元的第二控制端RESET1相连；

第i级扫描单元的第四子输出端Gout22与第i+1级扫描单元的第三控制端SET2相连，第i+1级扫描单元的第四子输出端Gout22与第i级扫描单元的第四控制端RESET2相连。

需要说明的是，本发明实施例所提供的栅极驱动电路，第一级扫描单元的第一控制端SET1和第三控制端SET2均通过外接信号提供初始的控制信号。第一信号端和第二信号端输出的信号为帧反转信号；即，在栅极驱动电路扫描完毕一帧画面后，第一信号端和第二信号端输出的信号各自反相。

综上，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第一控制模块和第二控制模块，在触控阶段利用第一控制模块使第一输出端维持低电位，同时利用第二控制模块使第二输出端维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度，并且增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

此外，本发明实施例还提供了另一种栅极驱动电路，该栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；如图11所示，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端FW、第二电压端BW、第三电压端VGL、控制节点M；

所述第一扫描单元包括：第一输入模块101、第一上拉控制模块102、第二上拉控制模块103、第一生成模块106、第一下拉控制模块104、第二下拉控制模块105、第一上拉节点P1、第一下拉节点Q1、第一信号端V1、第一时钟信号端CK1和第一输出模块107、第一控制模块108、第三控制模块111、第一控制端SET1、第二控制端RESET1；

第二扫描单元包括：第二输入模块201、第三上拉控制模块202、第四上拉控制模块203、第二生成模块206、第三下拉控制模块204、第四下拉控制模块205、第二上拉节点P2、第二下拉节点Q2、第三控制端SET2、第四控制端RESET2、第二信号端V2、第二时钟信号端CK2和第二输出模块207、第二控制模块208、第四控制模块211。

在本发明实施中，所述第一输入模块101响应于第一控制端SET1的信号控制第一电压端FW与第一上拉节点P1之间的接通状态以及第一电压端FW与控制节点M之间的接通状态，并响应于第二控制端RESET1的信号控制第二电压端BW与第一上拉节点P1之间的接通状态。其中，第一控制端SET1和第二控制端RESET1的信号不同时为高电平，从而使得第一电压端FW与第一上拉节点P1之间接通时，第二电压端BW与第一上拉节点P1之间不接通，当第二电压端BW与第一上拉节点P1之间接通时，第一电压端FW与第一上拉节点P1之间不接通，且第一电压端FW和第二电压端BW输出信号的电平相反，从而使得第一电压端FW与第一上拉节点P1接通时和第二电压端BW与第一上拉节点P1接通时，第一上拉节点P1为不同电平。

下面以第一电压端FW为高电平，第二电压端BW为低电平，第三电压端VGL为低电平为例，对本发明实施例所提供的第一扫描单元进行描述。

具体的，当第一控制端SET1为高电平时，第二控制端RESET1为低电平时，第一电压端FW与第一上拉节点P1之间接通，第一电压端FW与控制节点M之间接通，第一电压端FW的信号传输至第一上拉节点P1和控制节点M，将第一上拉节点P1和控制节点M的电位拉高。当第一控制端SET1为低电平，第二控制端RESET1为高电平时，第一电压端FW与第一上拉节点P1之间截止，第一电压端FW与控制节点M之间截止，第二电压端BW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。

继续如图11所示，第一上拉控制模块102响应于第一上拉节点P1的信号控制第一下拉节点Q1与第三电压端VGL之间的接通状态以及第三电压端VGL与第一生成模块106之间的接通状态。当第一上拉节点P1为高电平时，第一下拉节点Q1与第三电压端VGL之间接通，第三电压端VGL的信号传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低，第三电压端VGL与第一生成模块106之间接通，控制第一生成模块106无信号输出。当第一上拉节点P1为低电平时，第一下拉节点Q1与第三电压端VGL之间不通过第一上拉控制模块102接通，第三电压端VGL与第一生成模块106之间也不通过第一上拉控制模块102接通，第一上拉控制模块102对第一生成模块106的信号输出不起控制作用。

第二上拉控制模块103响应于第二上拉节点P2的信号控制第三电压端VGL与第一生成模块106之间的接通状态。当第二上拉节点P2为高电位时，第三电压端VGL与第一生成模块106之间接通，控制第一生成模块106无信号输出，当第二上拉节点P2为低电位时，第三电压端VGL与第一生成模块106之间不通过第二上拉控制模块103接通，第二上拉控制模块103对第一生成模块106的信号输出不起控制作用。

第一生成模块106在第三电压端VGL与第一生成模块106之间不接通时，响应于第一信号端V1的信号控制第一信号端V1与第一下拉节点Q1之间的接通状态。在第三电压端VGL与第一生成模块106之间不接通的前提下，当第一信号端V1与第一下拉节点Q1之间接通时，将第一信号端V1输出的信号传输至第一下拉节点Q1控制第一下拉控制模块104的工作；当第三电压端VGL与第一生成模块106之间接通时，第一生成模块106响应于第三电压端VGL的信号而无信号输出。

第一下拉控制模块104响应于第一下拉节点Q1的信号控制第三电压端VGL与第一上拉节点P1之间的接通状态、第三电压端VGL与第一输出端Gout1之间的接通状态以及第三电压端VGL与控制节点M之间的接通状态。具体的，当第一下拉节点Q1为高电位时，第三电压端VGL与第一上拉节点P1之间接通，将第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，并维持低电位，第三电压端VGL与第一输出端Gout1之间接通，将第三电压端VGL的信号传输至第一输出端Gout1，并经第一输出端Gout1输出，第三电压端VGL与控制节点M之间接通，将第三电压端VGL的信号传输至控制节点M，将控制节点M的电位拉低，并维持低电位；当第一下拉节点Q1为低电位时，第三电压端VGL与第一上拉节点P1之间不通过第一下拉控制模块104接通，第三电压端VGL与第一输出端Gout1之间不通过第一下拉控制模块104接通，第三电压端VGL与控制节点M之间不通过第一下拉控制模块104接通。

第二下拉控制模块105响应于第二下拉节点Q2的信号控制第三电压端VGL与第一上拉节点P1之间的接通状态以及第三电压端VGL与第一输出端Gout1之间的接通状态。当第二下拉节点Q2为高电位时，第三电压端VGL与第一上拉节点P1之间接通，将第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，并维持低电位，且第三电压端VGL与第一输出端Gout1之间接通，将第三电压端VGL的信号传输至第一输出端Gout1，从第一输出端Gout1输出；当第二下拉节点Q2为低电位时，第三电压端VGL与第一上拉节点P1之间不通过第二下拉控制模块105接通且第三电压端VGL与第一输出端Gout1之间不通过第二下拉控制模块105接通。

第一输出模块107响应于第一上拉节点P1的信号控制第一时钟信号端CK1与第一输出端Gout1之间的接通状态。当第一上拉节点P1为高电平时，第一输出模块107控制第一时钟信号端CK1与第一输出端Gout1之间接通，将第一时钟信号端CK1的信号传输至第一输出端Gout1，并经第一输出端Gout1输出。

第一控制模块108响应于第一信号端V1和第二信号端V2的信号，控制第三电压端VGL与第一输出端Gout1之间的接通状态。当第一信号端V1和第二信号端V2的信号均为高电平时，所述第一控制模块108控制第三电压端VGL与所述第一输出端Gout1之间接通，使得第三电压端VGL的电压传输至所述第一输出端Gout1，将所述第一输出端Gout1的电位拉低；

所述第三控制模块111响应于所述控制节点M的信号，控制所述第三电压端VGL与所述第一下拉节点Q1之间的接通状态，当所述控制节点M为高电平时，第三电压端VGL与第一下拉节点Q1接通，将第一下拉节点Q1的电位拉低。

需要说明的是，在本发明实施例中，第一控制模块108响应于第一信号端V1和第二信号端V2的信号，在显示阶段控制第三电压端VGL与第一输出端Gout1不通过第一控制模块108接通，以保证第一控制模块108的设置不会影响所述扫描单元在显示阶段的驱动工作，在触控阶段控制第三电压端VGL与第一输出端Gout1通过第一控制模块108直接接通，使得第一输出端Gout1维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度。

由此可见，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第一控制模块108，在触控阶段利用第一控制模块108使第一输出端Gout1维持低电位，增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

第二扫描单元与第一扫描单元的结构类似，具体的，第二扫描单元中：

第二输入模块201响应于第三控制端SET2的信号控制第一电压端FW与第二上拉节点P2之间的接通状态，并响应于第四控制端RESET2的信号控制第二电压端BW与第二上拉节点P2之间的接通状态以及第二电压端BW与控制节点M之间的接通状态。其中，第三控制端SET2和第四控制端RESET2的信号不同时为高电平，从而使得第一电压端FW与第二上拉节点P2之间接通时，第二电压端BW与第二上拉节点P2之间不接通，当第二电压端BW与第二上拉节点P2之间接通时，第一电压端FW与第一上拉节点P1之间不接通，且第一电压端FW和第二电压端BW的电平信号相反，从而使得第一电压端FW与第二上拉节点P2接通时和第二电压端BW与第二上拉节点P2接通时，第二上拉节点P2为不同电平；

下面继续以第一电压端FW为高电平，第二电压端BW为低电平，第三电压端VGL为低电平为例，对本发明实施例所提供的第二扫描单元进行描述。

具体的，当第三控制端SET2为高电平，第四控制端RESET2为低电平时，第一电压端FW与第二上拉节点P2之间接通，第一电压端FW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉高；当第三控制端SET2为低电平，第四控制端RESET2为高电平时，第二电压端BW与第二上拉节点P2之间接通，第二电压端BW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，第二电压端BW与控制节点M之间接通，第二电压端BW的信号传输至控制节点M，将控制节点M的电位拉低。

第三上拉控制模块202响应于第二上拉节点P2的信号，控制第三电压端VGL与第二下拉节点Q2之间的接通状态，以及第三电压端VGL与第二生成模块206之间的接通状态。当第二上拉节点P2的信号为高电平时，第三电压端VGL与第二下拉节点Q2之间接通，第三电压端VGL的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低；第三电压端VGL与第二生成模块206之间接通，第三电压端VGL的信号传输至第二生成模块206，第二生成模块206响应于第三电压端VGL的信号而无信号输出。

第四上拉控制模块203响应于第一上拉节点P1的信号，控制第二生成模块206与第三电压端VGL之间的接通状态。当第一上拉节点P1的信号为高电平时，第三电压端VGL与第二生成模块206之间接通，第三电压端VGL的信号传输至第二生成模块206，控制第二生成模块206无信号输出。

第二生成模块206在第三电压端VGL与第二生成模块206不接通时，响应于第二信号端V2的信号控制第二信号端V2与第二下拉节点Q2之间的接通状态，当第二信号端V2的信号为高电平时，第二信号端V2与第二下拉节点Q2之间接通，第二信号端V2的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉高，控制第三下拉控制模块204工作。

第三下拉控制模块204响应于第二下拉节点Q2的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态、第三电压端VGL与第二输出端Gout2之间的接通状态以及第三电压端VGL与控制节点M之间的接通状态。当第二下拉节点Q2的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，第三电压端VGL与第二输出端Gout2之间接通，第三电压端VGL的信号传输至第二输出端Gout2，经第二输出端Gout2输出，第三电压端VGL与控制节点M之间接通，第三电压端VGL的信号传输至控制节点M，将控制节点M的电位拉低；当第二下拉节点Q2的信号为低电平时，第三电压端VGL与第二上拉节点P2之间不通过第三下拉控制模块204接通，第三电压端VGL与第二输出端Gout2之间不通过第三下拉控制模块204接通，第三电压端VGL与控制节点M之间不通过第三下拉控制模块204接通。

第四下拉控制模块205响应于第一下拉节点Q1的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态以及第三电压端VGL与第二输出端Gout2之间的接通状态。当第一下拉节点Q1的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，且第三电压端VGL与第二输出端Gout2之间接通，第三电压端VGL的信号传输至第二输出端Gout2，经第二输出端Gout2输出；当第一下拉节点Q1的信号为低电平时，第三电压端VGL与第二上拉节点P2之间不通过第四下拉控制模块205接通，第三电压端VGL与第二输出端Gout2之间不通过第四下拉控制模块205接通。

第二输出模块207响应于第二上拉节点P2的信号，控制第二时钟信号端CK2与第二输出端Gout2之间的接通状态。当第二上拉节点P2的信号为高电平时，第二时钟信号端CK2与第二输出端Gout2之间接通，第二时钟信号端CK2的信号传输至第二输出端Gout2，经第二输出端Gout2输出。

第二控制模块208响应于第一信号端V1和第二信号端V2的信号，控制第三电压端VGL与第二输出端Gout2之间的接通状态，当第一信号端V1和第二信号端V2均为高电平时，第二控制模块208控制第三电压端VGL与第二输出端Gout2之间接通，使得第三电压端VGL的信号传输至第二输出端Gout2，将第二输出端Gout2的电位拉低。

第四控制模块211响应于控制节点M的信号，控制第三电压端VGL与第二下拉节点Q2之间的接通状态，当控制节点M的信号为高电平时，第三电压端VGL与第二下拉节点Q2之间接通，第三电压端VGL的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低。

需要说明的是，在本发明实施例中，第二控制模块208响应于第一信号端V1和第二信号端V2的信号，在显示阶段控制第三电压端VGL与第二输出端Gout2不通过第二控制模块208接通，以保证第二控制模块208的设置不会影响所述扫描单元在显示阶段的驱动工作，在触控阶段控制第三电压端VGL与第二输出端Gout2通过第二控制模块208直接接通，使得第二输出端Gout2维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度。

由此可见，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第二控制模块208，在触控阶段利用第二控制模块208使第二输出端Gout2维持低电位，增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

为了保证所述第一控制模块108响应于所述第一信号端V1和第二信号端V2的信号，在显示阶段控制所述第三电压端VGL与所述第一输出端Gout1不通过所述第一控制模块108接通，在触控阶段控制所述第三电压端VGL和所述第一输出端Gout1之间通过第一控制模块108导通；所述第二控制模块208响应于所述第一信号端V1和第二信号端V2的信号，在显示阶段控制所述第三电压端VGL与所述第二输出端Gout2之间不通过第二控制模块208接通，在触控阶段控制所述第三电压端VGL和所述第二输出端Gout2之间通过第二控制模块208导通。在上述实施例的基础上，在本发明的一个实施例中，继续如图2所示，所述第一信号端V1输入的信号在第一时间段T1恒为第一电平信号H1，在第二时间段T2具有至少一个第二电平信号H2，所述第一电平信号H1的脉冲宽度大于所述第二电平信号H2的脉冲宽度；所述第二信号端V2输入的信号在第一时间段T1具有至少一个第二电平信号H2，第二时间段T2恒为第一电平信号H1，其中，第一时间段T1和第二时间段T2交错设置。具体的，在本发明实施例中，所述第一电平信号H1和第二电平信号H2均为高电平信号，在本发明的其他实施例中，所述第一电平信号和第二电平信号还可以为低电平信号，本发明对此并不做限定，具体视情况而定。可选的，所述第二电平信号H2的脉冲宽度为所述栅极驱动电路应用的触控显示面板中依次触控扫描的时间，但本发明对此并不做限定，具体视情况而定。

需要说明的是，上述实施例中是以高电位接通，低电位不接通为例对扫描单元的工作原理进行说明的，但本发明对此并不做限定，具体视情况而定。

在上述实施例的基础上，在本发明的一个实施例中，第三电压端VGL包括第一子电压端VGL1和第二子电压端VGL2，其中，第二子电压端VGL2的电压小于或等于第一子电压端VGL1的电压。需要说明的是，当第二子电压端VGL2的电压等于第一子电压端VGL1的电压时，第二子电压端VGL2和第一子电压端VGL1可以合并为一个电压端。

需要说明的是，由于本发明实施例中，第一扫描单元中的第一上拉控制模块102、第二上拉控制模块103、第一生成模块106、第二下拉控制模块105、第一上拉节点P1、第一下拉节点Q1、第一信号端V1、第一时钟信号端CK1和第一输出模块107、第一控制模块108、第一控制端SET1、第二控制端RESET1；第二扫描单元中的第三上拉控制模块202、第四上拉控制模块203、第二生成模块206、第四下拉控制模块205、第二上拉节点P2、第二下拉节点Q2、第三控制端SET2、第四控制端RESET2、第二信号端V2、第二时钟信号端CK2和第二输出模块207、第二控制模块208与上一实施例所提供的栅极驱动电路相同，本发明对此不再重复赘述。下面仅对本发明实施例所提供的栅极驱动电路与上一实施例所提供的栅极驱动电路的不同部分进行描述。

具体的，如图12所示，在本发明实施例中，第一输入模块101包括：第一晶体管M1、第二晶体管M2和第三晶体管M3，第一晶体管M1的控制端电连接第一控制端SET1，第一端电连接第一电压端FW，第二端电连接第一上拉节点P1，当第一控制端SET1为高电平时，第一晶体管M1导通，第一电压端FW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉高。第二晶体管M2的控制端电连接第二控制端RESET1，第一端电连接至第二电压端BW，第二端电连接至第一上拉节点P1，当第二控制端RESET1为高电平时，第二晶体管M2导通，第二电压端BW的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低；第三晶体管M3的控制端电连接第一控制端SET1，第一端电连接至第二子电压端VGL2，第二端电连接至控制节点M，当第一控制端SET1为高电平时，第三晶体管M3导通，第二子电压端VGL2的电压传输至控制节点M，将控制节点M的电位拉低。

第二输入模块201包括第二十五晶体管M25、第二十六晶体管M26和第二十三晶体管M23，其中，第二十五晶体管M25的控制端电连接第三控制端SET2，第一端电连接至第一电压端FW，第二端电连接至第二上拉节点P2，当第三控制端SET2为高电平时，第二十五晶体管M25导通，第一电压端FW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉高。第二十六晶体管M26的控制端电连接第四控制端RESET2，第一端电连接至第二电压端BW，第二端电连接至第二上拉节点P2，当第四控制端RESET2为高电平时，第二十六晶体管M26导通，第二电压端BW的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。第二十三晶体管M23的控制端电连接第四控制端RESET2，第一端电连接至第二电压端BW，第二端电连接至控制节点M，当第四控制端RESET2为高电平时，第二十三晶体管M23导通，第二电压端BW的信号传输至控制节点M，将控制节点M的电位拉低。

第一下拉控制模块104包括第五晶体管M5、第六晶体管M6和第四十三晶体管M43，其中，第五晶体管M5的控制端电连接第一下拉节点Q1，第一端电连接第二子电压端VGL2，第二端电连接第一上拉节点P1，当第一下拉节点Q1为高电平时，第五晶体管M5导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低。第六晶体管M6的控制端电连接第一下拉节点Q1，第一端电连接第一子电压端VGL1，第二端电连接第一输出端Gout1，当第一下拉节点Q1为高电平时，第六晶体管M6导通，第一子电压端VGL1的信号传输至第一输出端Gout1，经第一输出端Gout1输出。第四十三晶体管M43的控制端电连接至第一下拉节点Q1，第一端电连接第二子电压端VGL2，第二端电连接至控制节点M，当第一下拉节点Q1为高电平时，第四十三晶体管M43导通，第二子电压端VGL2的信号传输至控制节点M，将控制节点M的电位拉低。

第三下拉控制模块204包括第十八晶体管M18、第十七晶体管M17和第四十四晶体管M44，其中，第十八晶体管M18的控制端电连接第二下拉节点Q2，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2；当第二下拉节点Q2为高电平时，第十八晶体管M18导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低。第十七晶体管M17的控制端电连接第二下拉节点Q2，第一端电连接第一子电压端VGL1，第二端电连接第二输出端Gout2；当第二下拉节点Q2为高电平时，第十七晶体管M17导通，第一子电压端VGL1的信号传输至第二输出端Gout2，经第二输出端Gout2输出。第四十四晶体管M44的控制端电连接第二下拉节点Q2，第一端电连接第二子电压端VGL2，第二端电连接控制节点M，当第二下拉节点Q2为高电平时，第四十四晶体管M44导通，第二子电压端VGL2的信号传输至控制节点M，将控制节点M的电位拉低。

所述第三控制模块111包括第三十九晶体管M39，所述第三十九晶体管M39的控制端电连接至所述控制节点M，第一端电连接至所述第二子电压端VGL2，第二端电连接至所述第一下拉节点Q1，当所述控制节点M为高电平时，第三十九晶体管M39导通，所述第二子电压端VGL2的信号传输至第一下拉节点Q1，将第一下拉节点Q1的电位拉低。

所述第四控制模块211包括第四十晶体管M40，所述第四十晶体管M40的控制端电连接至所述控制节点M，第一端电连接至第二子电压端VGL2，第二端电连接至所述第二下拉节点Q2，当所述控制节点M为高电平时，第四十晶体管M40导通，所述第二子电压端VGL2的信号传输至第二下拉节点Q2，将第二下拉节点Q2的电位拉低。

在上述实施例的基础上，在本发明的一个实施例中，所述第一扫描单元还包括第五控制模块，所述第五控制模块的控制端电连接至所述第一输出端Gout1，第一端电连接至所述第二子电压端VGL2，第二端电连接至控制节点M；所述第二扫描单元还包括第六控制模块，所述第六控制模块的控制端电连接至所述第二输出端Gout2，第一端电连接至所述第二子电压端VGL2，第二端电连接至所述控制节点M。

具体的，如图13所示，所述第五控制模块包括第四十一晶体管M41，所述第四十一晶体管M41的控制端电连接至所述第一输出端Gout1，第一端电连接至所述第二子电压端VGL2，第二端电连接至所述控制节点M，当所述所述第一输出端Gout1为高电平时，所述第四十一晶体管M41导通，所述第二子电压端的信号传输至所述控制节点M，将所述控制节点M的电位拉低；所述第六控制模块包括第四十二晶体管M42，所述第四十二晶体管M42的控制端电连接至所述第二输出端Gout2，第一端电连接至所述第二子电压端VGL2，第二端电连接至所述控制节点M，当所述控制节点为高电平时，所述第四十二晶体管M42导通，所述第二子电压端的信号传输至所述控制节点M，将所述控制节点M的电位拉低。

在上述任一实施例的基础上，在本发明的一个实施例中，所述扫描单元还包括第五控制端，所述第一扫描单元还包括：第七控制模块，第七控制模块响应于第五控制端RST的信号，控制第三电压端VGL与第一上拉节点P1之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第一上拉节点P1之间接通，第三电压端VGL的信号传输至第一上拉节点P1，将第一上拉节点P1的电位拉低，从而使得第一上拉节点P1的电位快速拉低。

同理，第二扫描单元还包括第八控制模块，第八控制模块响应于第五控制端RST的信号，控制第三电压端VGL与第二上拉节点P2之间的接通状态。当第五控制端RST的信号为高电平时，第三电压端VGL与第二上拉节点P2之间接通，第三电压端VGL的信号传输至第二上拉节点P2，将第二上拉节点P2的电位拉低，从而使得第二上拉节点P2电位快速拉低。

具体的，如图14所示，第七控制模块包括：第三十七晶体管M37，第三十七晶体管M37的控制端电连接第五控制端RST，第一端电连接至第二子电压端VGL2，第二端电连接至第一上拉节点P1，当第五控制端RST的信号为高电平时，第三十七晶体管M37导通，第二子电压端VGL2的信号传输至第一上拉节点P1，将第一上拉节点P1的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

同理，第八控制模块包括：第三十八晶体管M38，第三十八晶体管M38的控制端电连接第五控制端RST，第一端电连接第二子电压端VGL2，第二端电连接第二上拉节点P2，当第五控制端RST的信号为高电平时，第三十八晶体管M38导通，第二子电压端VGL2的信号传输至第二上拉节点P2，将第二上拉节点P2的电位快速拉低，提高扫描单元和包括该扫描单元的栅极驱动电路的稳定性。

综上所述，本发明实施例所提供的栅极驱动电路，在各扫描单元中设置第一控制模块和第二控制模块，在触控阶段利用第一控制模块使第一输出端维持低电位，同时利用第二控制模块使第二输出端维持低电位，从而减弱该栅极驱动电路应用的触控显示面板中各栅极线与触控电极之间的电容耦合作用，提高触控检测精度，并且增加的走线较短，线宽较小，占用边框面积较小，有利于窄边框的实现。

本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (31)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、第一控制端；

所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第二控制端和第一输出模块、第一控制模块、第二控制端；

所述第二扫描单元包括：第二输入模块、第三输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一下拉节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态以及所述第三电压端和所述第一输出端之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态；

所述第三输入模块响应于所述第一控制端的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；

所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；

其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块接通，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块接通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。

5.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管和第六晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；

所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；

所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。

6.根据权利要求3所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：第十八晶体管和第十七晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；

所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。

7.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输出模块包括：第九晶体管和第一电容，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一输出端；

所述第二输出模块包括：第十五晶体管和第二电容，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第二输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第二输出端。

8.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输出端包括：第一子输出端和第二子输出端；所述第二输出端包括第三子输出端和第四子输出端。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一子输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第三子输出端。

10.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第三十一晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一子输出端；所述第三十一晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二子输出端；

所述第二下拉控制模块包括：第七晶体管、第八晶体管、第三十晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一子输出端；所述第三十晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二子输出端。

11.根据权利要求8所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：包括：第十八晶体管、第十七晶体管和第三十三晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第三子输出端；所述第三十三晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第四子输出端；

所述第四下拉控制模块包括第十六晶体管、第十四晶体管和第三十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第三子输出端；所述第三十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第四子输出端。

12.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一输出模块包括：第九晶体管、第一电容和第二十九晶体管，所述第九晶体管的控制端电连接所述第一上拉节点，第一端连接所述第一时钟信号端，第二端电连接所述第一子输出端；所述第一电容的第一端电连接所述第一上拉节点，第二端电连接所述第一子输出端；所述第二十九晶体管的控制端电连接所述第一上拉节点，第一端电连接所述第一时钟信号端，第二端电连接所述第二子输出端；

所述第二输出模块包括：第十五晶体管、第二电容和第三十二晶体管，所述第十五晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第三子输出端；所述第二电容第一端电连接所述第二上拉节点，第二端电连接所述第三子输出端；所述第三十二晶体管的控制端电连接所述第二上拉节点，第一端电连接所述第二时钟信号端，第二端电连接所述第四子输出端。

13.根据权利要求3-12任一项所述的栅极驱动电路，其特征在于，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。

14.根据权利要求13所述的栅极驱动电路，其特征在于，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。

15.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一输入模块包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第一电压端，第二端电连接至所述第一上拉节点；所述第二晶体管的控制端电连接至所述第二控制端，第一端电连接至所述第二电压端，第二端电连接至所述第一上拉节点；所述第三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；

所述第二输入模块包括：第二十五晶体管和第二十六晶体管，其中，所述第二十五晶体管的控制端电连接至所述第三控制端，第一端电连接至所述第一电压端，第二端电连接至所述第二上拉节点；所述第二十六晶体管的控制端电连接至所述第四控制端，第一端电连接至所述第二电压端，第二端电连接至所述第二上拉节点；

所述第三输入模块包括第二十三晶体管，所述第二十三晶体管的控制端电连接至所述第一控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点。

16.根据权利要求3所述的栅极驱动电路，其特征在于，所述第一上拉控制模块包括第四晶体管和第十三晶体管，所述第四晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第十三晶体管的控制端电连接至所述第一上拉节点，第一端电连接至第二子电压端，第二端电连接所述第一生成模块；

所述第二上拉控制模块包括第十二晶体管，所述第十二晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一生成模块；

所述第三上拉控制模块包括第二十晶体管和第二十一晶体管，所述第二十一晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二下拉节点；所述第二十晶体管的控制端电连接至所述第二上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块；

所述第四上拉控制模块包括第二十二晶体管，所述第二十二晶体管的控制端电连接至所述第一上拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二生成模块。

17.根据权利要求16所述的栅极驱动电路，其特征在于，所述第一生成模块包括第十晶体管和第十一晶体管，其中，所述第十晶体管的控制端和第一端均电连接至所述第一信号端，第二端同时电连接所述第一下拉控制模块和所述第二上拉控制模块；所述第十一晶体管的控制端电连接所述第十晶体管的第二端，第一端电连接所述第一信号端，第二端电连接所述第一下拉节点；

所述第二生成模块包括第十九晶体管和第二十四晶体管，所述第二十四晶体管的控制端和第一端均电连接至所述第二信号端，第二端同时电连接所述第三上拉控制模块和所述第四上拉控制模块；第十九晶体管的控制端电连接所述第二十四晶体管的第二端，第一端电连接至所述第二信号端，第二端电连接至所述第二下拉节点。

18.根据权利要求17所述的栅极驱动电路，其特征在于，所述第十三晶体管和第十二晶体管的宽长比均大于所述第十晶体管的宽长比；

所述第二十晶体管和第二十二晶体管的宽长比均大于所述第二十四晶体管的宽长比。

19.根据权利要求1所述的栅极驱动电路，其特征在于，定义相邻两级所述扫描单元为第i级扫描单元和第i+1级扫描单元，i为不大于n的正整数；

所述第i级扫描单元的第一输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第一输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第二输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第二输出端与所述第i级扫描单元的第四控制端相连；

以及，奇数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端，偶数级所述扫描单元的第一时钟信号端为同一信号端、且第二时钟信号端为同一信号端。

20.根据权利要求19所述的栅极驱动电路，其特征在于，当所述第一输出端包括第一子输出端和第二子输出端，所述第二输出端包括第三子输出端和第四子输出端时，

所述第i级扫描单元的第二子输出端与所述第i+1级扫描单元的第一控制端相连，所述第i+1级扫描单元的第二子输出端与所述第i级扫描单元的第二控制端相连；

所述第i级扫描单元的第四子输出端与所述第i+1级扫描单元的第三控制端相连，所述第i+1级扫描单元的第四子输出端与所述第i级扫描单元的第四控制端相连。

21.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括n级扫描单元，所述n级扫描单元为第一级扫描单元至第n级扫描单元，n为不小于2的整数；其中，每一级扫描单元包括：第一扫描单元、第二扫描单元、第一电压端、第二电压端、第三电压端、控制节点；

所述第一扫描单元包括：第一输入模块、第一上拉控制模块、第二上拉控制模块、第一生成模块、第一下拉控制模块、第二下拉控制模块、第一上拉节点、第一下拉节点、第一信号端、第一时钟信号端、第一控制端、第二控制端和第一输出模块、第一控制模块、第三控制模块、；

所述第二扫描单元包括：第二输入模块、第三上拉控制模块、第四上拉控制模块、第二生成模块、第三下拉控制模块、第四下拉控制模块、第二上拉节点、第二下拉节点、第三控制端、第四控制端、第二信号端、第二时钟信号端和第二输出模块、第二控制模块、第四控制模块；其中，

所述第一输入模块响应于所述第一控制端的信号控制所述第一电压端与所述第一上拉节点之间的接通状态以及所述第一电压端与所述控制节点之间的接通状态，并响应于所述第二控制端的信号控制所述第二电压端与所述第一上拉节点之间的接通状态，所述第一电压端和所述第二电压端输出信号的电平相反；

所述第一上拉控制模块响应于所述第一上拉节点的信号控制所述第一下拉节点与所述第三电压端之间的接通状态以及所述第三电压端与所述第一生成模块之间的接通状态；

所述第二上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端与所述第一生成模块之间的接通状态；

所述第一生成模块在所述第三电压端和所述第一生成模块不接通时，响应于所述第一信号端的信号控制所述第一信号端与所述第一下拉节点之间的接通状态；

所述第一下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；

所述第二下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第一上拉节点之间的接通状态、所述第三电压端和所述第一输出端之间的接通状态；

所述第一输出模块响应于所述第一上拉节点的信号控制所述第一时钟信号端与所述第一输出端之间的接通状态；

所述第一控制模块响应于所述第一信号端和所述第二信号端的信号，控制所述第三电压端与所述第一输出端之间的接通状态；

所述第三控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第一下拉节点之间的接通状态；

所述第二输入模块响应于所述第三控制端的信号控制所述第一电压端与所述第二上拉节点之间的接通状态，并响应于所述第四控制端的信号控制所述第二电压端与所述第二上拉节点之间的接通状态以及所述第二电压端与所述控制节点之间的接通状态；

所述第三上拉控制模块响应于所述第二上拉节点的信号控制所述第三电压端和所述第二下拉节点之间的接通状态以及所述第三电压端与所述第二生成模块之间的接通状态；

所述第四上拉控制模块响应于所述第一上拉节点的信号控制所述第二生成模块与所述第三电压端之间的接通状态；

所述第二生成模块在所述第三电压端与所述第二生成模块不接通时，响应于所述第二信号端的信号控制所述第二信号端与所述第二下拉节点之间的接通状态；

所述第三下拉控制模块响应于所述第二下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态、所述第三电压端和所述第二输出端之间的接通状态以及所述第三电压端与所述控制节点之间的接通状态；

所述第四下拉控制模块响应于所述第一下拉节点的信号控制所述第三电压端和所述第二上拉节点之间的接通状态以及所述第三电压端和所述第二输出端之间的接通状态；

所述第二输出模块响应于所述第二上拉节点的信号控制所述第二时钟信号端与所述第二输出端之间的接通状态；

所述第二控制模块响应于所述第一信号端和第二信号端的信号，控制所述第三电压端与所述第二输出端之间的接通状态；

所述第四控制模块响应于所述控制节点的信号，控制所述第三电压端与所述第二下拉节点之间的接通状态；

其中，所述第一控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第一输出端之间不通过第一控制模块接通，在触控阶段控制所述第三电压端和所述第一输出端之间通过第一控制模块接通；所述第二控制模块响应于所述第一信号端和第二信号端的信号，在显示阶段控制所述第三电压端与所述第二输出端之间不通过第二控制模块接通，在触控阶段控制所述第三电压端和所述第二输出端之间导通通过第二控制模块接通。

22.根据权利要求21所述的栅极驱动电路，其特征在于，所述第一信号端输入的信号在第一时间段恒为第一电平信号，在第二时间段具有至少一个第二电平信号，所述第一电平信号的脉冲宽度大于所述第二电平信号的脉冲宽度；所述第二信号端输入的信号在第一时间段具有至少一个第二电平信号，第二时间段恒为第一电平信号，其中，第一时间段和第二时间段交错设置。

23.根据权利要求21所述的栅极驱动电路，其特征在于，所述第三电压端包括第一子电压端和第二子电压端，其中，所述第二子电压端的电压小于或等于所述第一子电压端的电压。

24.根据权利要求23所述的栅极驱动电路，其特征在于，所述第一控制模块包括：

第二十七晶体管和第二十八晶体管，所述第二十七晶体管的控制端电连接至所述第一信号端，第一端电连接至所述第一子电压端，第二端电连接至所述第二十八晶体管的第一端；所述第二十八晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第一输出端；

所述第二控制模块包括：第三十五晶体管和第三十六晶体管，所述第三十五晶体管的控制端电连接至所述第一信号端，第一端电连接所述第一子电压端，第二端电连接至所述第三十六晶体管的第一端；所述第三十六晶体管的控制端电连接至所述第二信号端，第二端电连接至所述第二输出端。

25.根据权利要求23所述的栅极驱动电路，其特征在于，所述第一下拉控制模块包括：第五晶体管、第六晶体管和第四十三晶体管，其中，所述第五晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第一上拉节点；所述第六晶体管的控制端电连接所述第一下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第一输出端；所述第四十三晶体管的控制端电连接所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；

所述第二下拉控制模块包括：第七晶体管和第八晶体管；其中，所述第七晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；

所述第八晶体管的控制端电连接至所述第二下拉节点，第一端电连接至所述第一子电压端，第二端电连接所述第一输出端。

26.根据权利要求23所述的栅极驱动电路，其特征在于，所述第三下拉控制模块包括：第十八晶体管、第十七晶体管和第四十四晶体管，其中，所述第十八晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第二子电压端，第二端电连接所述第二上拉节点；所述第十七晶体管的控制端电连接所述第二下拉节点，第一端电连接所述第一子电压端，第二端电连接所述第二输出端；所述第四十四晶体管的控制端电连接至所述第二下拉节点，第一端连接所述第二子电压端，第二端电连接至所述控制节点；

所述第四下拉控制模块包括第十六晶体管和第十四晶体管，其中，所述第十六晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点；所述第十四晶体管的控制端电连接至所述第一下拉节点，第一端电连接至所述第一子电压端，第二端电连接至所述第二输出端。

27.根据权利要求23所述的栅极驱动电路，其特征在于，所述第三控制模块包括第三十九晶体管，所述第三十九晶体管的控制端电连接至所述控制节点，第一端电连接至所述第二子电压端，第二端电连接至所述第一下拉节点；所述第四控制模块包括第四十晶体管，所述第四十晶体管的控制端电连接至所述控制节点，第一端电连接至第二子电压端，第二端电连接至所述第二下拉节点。

28.根据权利要求23-28任一项所述的扫描单元，其特征在于，所述第一扫描单元还包括第五控制模块，所述第五控制模块的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第二扫描单元还包括第六控制模块，所述第六控制模块的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。

29.根据权利要求28所述的栅极驱动电路，其特征在于，所述第五控制模块包括第四十一晶体管，所述第四十一晶体管的控制端电连接至所述第一输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点；所述第六控制模块包括第四十二晶体管，所述第四十二晶体管的控制端电连接至所述第二输出端，第一端电连接至所述第二子电压端，第二端电连接至所述控制节点。

30.根据权利要求28所述的栅极驱动电路，其特征在于，还包括第五控制端，所述第一扫描单元还包括：第七控制模块，所述第七控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第一上拉节点之间的接通状态；所述第二扫描单元还包括第八控制模块，所述第八控制模块响应于所述第五控制端的信号，控制所述第二子电压端与所述第二上拉节点之间的接通状态。

31.根据权利要求30所述的栅极驱动电路，其特征在于，所述第七控制模块包括第三十七晶体管，所述第三十七晶体管的控制端连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第一上拉节点；所述第八控制模块包括第三十八晶体管，所述第三十八晶体管的控制端电连接至所述第五控制端，第一端电连接至所述第二子电压端，第二端电连接至所述第二上拉节点。