CN106646195A - 基于电学法的键合丝瞬时触碰的检测方法、装置和平台 - Google Patents
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Abstract
本发明涉及一种基于电学法的键合丝瞬时触碰的检测方法、装置和平台，该方法包括：将待测集成电路的任意一个管脚配置为高电平，将剩余管脚配置为与高电平相反的低电平；扫描被配置为低电平的各管脚是否发生电平跳变；若扫描到任意一个管脚发生电平跳变，则判定所述待测集成电路发生键合丝触碰短路；输出检测结果。该方法通过捕捉待测集成电路的设定的管脚的电平变化，实现对键合丝触碰短路进行检测，不会发生漏检，并且无需开封获取待测集成电路内部键合丝的连接方式，适应性广。
Description
技术领域
本发明涉及集成电路的可靠性检测领域，特别是涉及一种基于电学法的键合丝瞬时触碰的检测方法、装置和平台。
背景技术
引线键合因工艺实现简单、成本低廉、适用多种封装形式而在连接方式中占主导地位。在高密度封装领域，80％以上管脚均采用引线键合连接。随着封装的高度集成，特别是叠层芯片集成电路的广泛应用，推动了引线键合技术向细线径、窄间距、长距离和低线弧键合方向发展。引线键合技术的发展给高密度气密封装的可靠性带来了严峻的挑战。在极限机械应力环境的工程应用中，出现过鉴定合格后的高密度引线键合的气密集成电路在整机试验测试中出现键合丝瞬时触碰短路现象，严重时可能引起系统的失效。
现有的一种基于脉冲捕获的键合丝触碰短路检测方法，通过配置被测集成电路芯片的所有输出引脚为高阻态；设置被测集成电路芯片的所有引脚施加N+1种电压，然后对被测集成电路芯片供电，通过示波器实时监控电流脉冲信号检测振动环境下集成电路芯片键合丝的触碰短路现象。该方法虽然理论上可以实现所有键合丝的瞬时触碰监测，但仍存在漏检的可能。一方面，虽然给每个引脚分配了一种电压，对于较多管脚数量的集成电路，存在相邻的键合丝电压差极小的情况，即使瞬时触碰也会因为信号微弱而漏检。另一方面，集成电路芯片内部电路设计属于商业保密范畴，用户不可能获取内键合丝所对应的管脚信息，相邻的键合丝存在配置相同电压的可能，易引起误判和漏检。
发明内容
基于此，有必要提供一种基于电学法的键合丝瞬时触碰的检测方法、装置和平台，能够避免出现键合丝瞬时触碰的漏检。
一种基于电学法的键合丝瞬时触碰的检测方法，包括：
将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平；
扫描被配置为第二电平的各管脚是否发生电平跳变；
若扫描到任意一个管脚发生电平跳变，则判定所述待测集成电路的键合丝发生瞬时触碰；
输出检测结果。
在一个实施例中，当被配置为第二电平的各管脚均未发生电平跳变时，若所述待测集成电路存在未被配置过为第一电平的管脚，则选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平；
返回所述扫描被配置为第二电平的各管脚是否发生电平跳变的步骤，直至扫描到任意一个管脚发生电平跳变或所述待测集成电路的全部管脚均被配置过为第一电平。
在一个实施例中，若所述待测集成电路全部管脚均被配置过为第一电平仍未扫描到任意一个管脚发生电平跳变，则判定所述待测集成电路的键合丝未发生瞬时触碰。
一种基于电学法的键合丝瞬时触碰的检测装置，包括：配置模块、扫描模块、判定模块和输出模块；
所述配置模块，用于将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平；
所述扫描模块，用于扫描被配置为第二电平的各管脚是否发生电平跳变；
所述判定模块，用于在所述扫描模块扫描到任意一个管脚发生电平跳变时，判定所述待测集成电路的键合丝发生瞬时触碰；
所述输出模块，用于输出检测结果。
在一个实施例中，还包括判断模块，用于在所述扫描模块扫描到被配置为第二电平的各管脚均未发生电平跳变时，判断所述待测集成电路的全部管脚中是否存在未被配置过为第一电平的管脚；
所述配置模块，还用于在所述判断模块的判断结果为是时，选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平。
在一个实施例中，所述判定模块，用于在所述判断模块的判断结果为否时，判定所述待测集成电路的键合丝未发生瞬时触碰。
一种基于电学法的键合丝瞬时触碰的检测平台，包括：测试电路板、测试芯片、上位机和电源；所述待测集成电路的管脚和所述测试芯片的管脚一一对应连接；所述测试芯片和所述待测集成电路安装在所述测试电路板上；所述测试芯片与所述上位机连接；所述测试芯片包括上述的键合丝瞬时触碰的检测装置。
在一个实施例中，所述测试芯片通过RS232接口与所述上位机连接。
在一个实施例中，所述测试芯片基于所述待测集成电路的各管脚的功能确定，所述测试芯片为FPGA。
在一个实施例中，所述测试电路板被放置在设定的应力测试环境中，所述测试芯片的主频满足所述待测集成电路的应力测试条件。
上述的基于电学法的键合丝瞬时触碰的检测方法，通过对待测集成电路的任意一个管脚配置第一电平，将剩余管脚配置为与第一电平相反的第二电平，当扫描到被配置为第二电平的任意一个管脚发生电平跳变时，判定待测集成电路的键合丝发生瞬时触碰现象，并输出检测结果。该方法通过捕捉待测集成电路的设定的管脚的电平变化，实现对键合丝瞬时触碰现象的捕获，不会发生漏检，并且无需开封获取待测集成电路内部键合丝的连接方式，适应性广。
附图说明
图1为一个实施例的一种基于电学法的键合丝瞬时触碰的检测平台结构示意图；
图2为一个实施例的一种基于电学法的键合丝瞬时触碰的检测方法的流程图；
图3为一个实施例的一种基于电学法的键合丝瞬时触碰的检测装置的功能模块示意图；
图4为另一个实施例的一种基于电学法的键合丝瞬时触碰的检测装置的功能模块示意图。
具体实施方式
一种基于电学法的键合丝瞬时触碰的检测的平台，如图1所示，包括：测试电路板110、测试芯片120、上位机130和电源140。测试芯片120和待测集成电路100安装在测试电路板110上，实现待测集成电路100的管脚和测试芯片120的管脚一一对应连接，测试芯片120通过RS232接口与上位机130连接。
具体的，测试人员基于待测集成电路100(DUT，Device under Test)的数据表确定待测集成电路100各管脚的功能，选择合适主频和管脚的FPGA(Field－Programmable GateArray，现场可编程门阵列)作为测试芯片120。FPGA的管脚大于待测集成电路的管脚。FPGA的主频满足待测集成电路极限应力测试条件，可实现在环境应力峰值停留时间内能完成所有管脚的逐一扫描。
测试人员结合待测集成电路100和测试芯片120的技术资料，设计并制备测试电路板110，将测试芯片120和待测集成电路组100装到测试电路板110上，实现将待测集成电路管脚与测试芯片管脚一一对应，输入端和输出端之外，保证每个管脚之间处于开路状态，电源140为测试电路板供电。
检测时，将测试电路板置于应力测试环境中，由电源140为测试电路板供电。测试芯片120通过RS232接口与上位机130连接，测试人员通过上位机130进行测试操作，测试结果通过上位机130的显示屏显示。
一种基于电学法的键合丝瞬时触碰的检测方法运行在测试芯片120上，通过测试芯片实现对待测集成电路的管脚的逐一扫描，以检测待测集成电路是否存在键合丝触碰短路。具体的，如图2所示，包括以下步骤：
S202：将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平。
本实施例中的第一电平可以为高电平，与第一电平相反的第二电平为低电平。第一电平也可以为低电平，与第一电平相反的第二电平为高电平。
S204：扫描被配置为第二电平的各管脚是否发生电平跳变。
S206：若扫描到任意一个管脚发生电平跳变，则判定待测集成电路的键合丝发生瞬时触碰。
电平跳变是指被配置为第二电平的管脚的电平信号发生变化，即从第二电平跳变为第一电平。当扫描到被配置为第二电平的管脚发生电平跳变时，则表示待测集成电路的键合丝存在瞬时触碰现象。
具体的，在一个具体的实施方式中，第一电平为高电平，第二电平为低电平。当扫描到原本为低电平的管脚发生高电平跳变时，则判定待测集成电路的键合丝发生瞬时触碰。
S208：输出检测结果。
具体的，检测结果输出至上位机130进行显示，以供测试人员查看。具体的，测试芯片和上位机的通信通过Labview或串口调试助手实现。
上述基于电学法的键合丝瞬时触碰的检测方法，通过对待测集成电路的任意一个管脚配置第一电平，将剩余管脚配置为与第一电平相反的第二电平，当扫描到被配置为第二电平的任意一个管脚发生电平跳变时，判定待测集成电路的键合丝发生瞬时触碰，并输出检测结果。该方法通过捕捉待测集成电路的设定的管脚的电平变化，实现对键合丝的瞬时触碰进行检测，不会发生漏检，并且无需开封获取待测集成电路内部键合丝的连接方式，适应性广。
在另一个实施例中，当被配置为第二电平的各管脚均未发生电平跳变时，判断待测集成电路是否存在未被配置过为第一电平的管脚。若是，则执行步骤S205：选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平。
本实施例中的其它管脚是指待测集成电路中，除选择的未被配置过为第一电平的管脚外的其它管脚。
在步骤S205之后，返回步骤S204，扫描被配置为第二电平的各管脚是否发生电平跳变，直至扫描到任意一个管脚发生电平跳变或待测集成电路的全部管脚均被配置过为第一电平。
若待测集成电路的全部管脚均被配置过为第一电平仍未扫描到任意一个管脚发生电平跳变，则执行步骤S207：判定待测集成电路未的键合丝发生瞬时触碰。
上述基于电学法的键合丝瞬时触碰的检测方法，通过逐一捕捉待测集成电路的设定的管脚的电平变化，实现对键合丝触碰短路进行检测，不会发生漏检，并且无需开封获取待测集成电路内部键合丝的连接方式，适应性广。
在一个实施例中，提供一种基于电学法的键合丝瞬时触碰的检测装置，如图3所示，包括：配置模块301、扫描模块302、判定模块303和输出模块304。
配置模块301，用于将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平；
扫描模块302，用于扫描被配置为第二电平的各管脚是否发生电平跳变。
判定模块303，用于在扫描模块扫描到任意一个管脚发生电平跳变时，判定待测集成电路的键合丝发生瞬时触碰。
输出模块304，用于输出检测结果。
在一个实施例中，如图4所示，还包括判断模块305，用于在扫描模块302扫描到被配置为第二电平的各管脚均未发生电平跳变时，判断待测集成电路的全部管脚中是否存在未被配置过为第一电平的管脚。
配置模块301，还用于在判断模块的判断结果为是时，选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平。
在另一个实施例中，判定模块303，用于在判断模块305的判断结果为否时，判定待测集成电路的键合丝未发生瞬时触碰。
上述基于电学法的键合丝瞬时触碰的检测装置，通过对待测集成电路的任意一个管脚配置第一电平，将剩余管脚配置为与第一电平相反的第二电平，当扫描到被配置为第二电平的任意一个管脚发生电平跳变时，判定待测集成电路的键合丝发生瞬时触碰，并输出检测结果。该装置通过捕捉待测集成电路的设定的管脚的电平变化，实现对键合丝瞬时触碰进行检测，不会发生漏检，并且无需开封获取待测集成电路内部键合丝的连接方式，适应性广。
上述基于电学法的键合丝瞬时触碰的检测装置，可实现极限应力峰值触发时间内实现气密封装高密度全部键合丝触碰风险在线检测，利用高频FPGA，基于RS232总线接口，通过Labview编程或PC助手实现上位机与测试芯片FPGA的通信，实现待测集成电路全部管脚的电参数的数据采集和实时监控。相对于其他键合丝触碰风险评估方法，本发明适用性好，不需要开封获取器件内部键合丝的连接方式。通过捕捉设定的键合丝电平变化，实现键合丝触碰短路风险在线评估，不会发生漏检。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种基于电学法的键合丝瞬时触碰的检测方法，其特征在于，包括：
将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平；
扫描被配置为第二电平的各管脚是否发生电平跳变；
若扫描到任意一个管脚发生电平跳变，则判定所述待测集成电路的键合丝发生瞬时触碰；
输出检测结果。
2.根据权利要求1所述的方法，其特征在于，当被配置为第二电平的各管脚均未发生电平跳变时，若所述待测集成电路存在未被配置过为第一电平的管脚，则选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平；
返回所述扫描被配置为第二电平的各管脚是否发生电平跳变的步骤，直至扫描到任意一个管脚发生电平跳变或所述待测集成电路的全部管脚均被配置过为第一电平。
3.根据权利要求2所述的方法，其特征在于，若所述待测集成电路全部管脚均被配置过为第一电平仍未扫描到任意一个管脚发生电平跳变，则判定所述待测集成电路的键合丝未发生瞬时触碰。
4.一种基于电学法的键合丝瞬时触碰的检测装置，其特征在于，包括：配置模块、扫描模块、判定模块和输出模块；
所述配置模块，用于将待测集成电路的任意一个管脚配置为第一电平，将剩余管脚配置为与第一电平相反的第二电平；
所述扫描模块，用于扫描被配置为第二电平的各管脚是否发生电平跳变；
所述判定模块，用于在所述扫描模块扫描到任意一个管脚发生电平跳变时，判定所述待测集成电路的键合丝发生瞬时触碰；
所述输出模块，用于输出检测结果。
5.根据权利要求4所述的装置，其特征在于，还包括判断模块，用于在所述扫描模块扫描到被配置为第二电平的各管脚均未发生电平跳变时，判断所述待测集成电路的全部管脚中是否存在未被配置过为第一电平的管脚；
所述配置模块，还用于在所述判断模块的判断结果为是时，选择一个未被配置过为第一电平的管脚并将其配置为第一电平，同时将其它管脚配置为第二电平。
6.根据权利要求5所述的装置，其特征在于，所述判定模块，用于在所述判断模块的判断结果为否时，判定所述待测集成电路的键合丝未发生瞬时触碰。
7.一种基于电学法的键合丝瞬时触碰的检测平台，其特征在于，包括：测试电路板、测试芯片、上位机和电源；所述待测集成电路的管脚和所述测试芯片的管脚一一对应连接；所述测试芯片和所述待测集成电路安装在所述测试电路板上；所述测试芯片与所述上位机连接；所述测试芯片包括权利要求4至6任一项所述的键合丝瞬时触碰的检测装置。
8.根据权利要求7所述的平台，其特征在于，所述测试芯片通过RS232接口与所述上位机连接。
9.根据权利要求7所述的平台，其特征在于，所述测试芯片基于所述待测集成电路的各管脚的功能确定，所述测试芯片为FPGA。
10.根据权利要求7所述的平台，其特征在于，所述测试电路板被放置在设定的应力测试环境中，所述测试芯片的主频满足所述待测集成电路的应力测试条件。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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