CN106612117B - 正交化高阻型数字鉴相器 - Google Patents
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- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 238000004088 simulation Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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Abstract
基于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计方案中的规定，即图1所示内容实现了正交化高阻型数字鉴相器的设计。鉴相器的定义体现在初态中，即：WrWc=‑1时PDo=高阻态输出(‑为任意码)，WrWc=00时PDo=“0”态输出，WrWc=10时PDo=“1”态输出。
Description
技术领域
正交化鉴相器是指由该鉴相器构成的锁相环在锁定工作状态下，其二个输入信号之间的关系呈现出正交化特征；现有正交化鉴相器只有作为鉴相器应用的乘法器。本发明中的正交化鉴相器属于一种电平式高阻型数字鉴相器，本发明所涉及的电路形式不仅适合于通用型数字IC芯片组建数字鉴相器，更适合应用于集成化电路设计的边沿式鉴相器电路中。
背景技术
现有正交化鉴相器只有模拟乘法器这一形态。
发明内容
本发明的正交化高阻型数字鉴相器是基于专利申请号为2015106449019的《标准化设计高阻型数字鉴相器的结构原理方案》中规程而设计的高阻型鉴相器，具体电路的方框图为图1所示。这一鉴相器的输出电路接口为专利申请号2015106448849的《高阻型数字鉴相器输出级的标准型接口电路》中的输入信号为INH与a，及输入信号为INH与a时各型接口电路，相应的输入输出信号关系仿真图如图2所示。
附图说明
图1是正交化高阻型数字鉴相器的电路结构图，虚线部分电路是指取代实线部分电路构成一个取代INH信号输出为INH信号输出。
图2为正交化高阻型数字鉴相器的信号关系仿真图。
其中，测试法是指二个串联电阻其二端分别接鉴相器供电电源的二端，其中点接鉴相器的输出(端)PDo并作为测试电路的输出端，这就是测试法下鉴相器输出端的连接方法。
本发明中的正交化高阻型数字鉴相器输入输出信号间关系定义为如下：
WrWc=-1时PDo=高阻态输出(-为任意码)，WrWc=00时PDo=“0”态输出，WrWc=10时PDo=“1”态输出。
以上定义直接反映在图2的初态中，所以初态又称定义态。
工作原理说明如下：
a.同相锁定过程，由于WrWc=11时PDo=高阻态输出，WrWc=00时PDo=“0”态输出；所以输出信号为二个输入信号同步输出形态，幅度改Vcc为高阻电平线电位。
b.反相锁定过程，由于WrWc=01时PDo=高阻态输出，WrWc=10时PDo=“1”态输出；所以输出信号为Wr信号的同步输出形态，Wc信号的异步输出形态，幅度改Vcc为Vcc-高阻电平线电位。
c.假性锁定过程，定义关系的全状态输出即WrWc=-1时PDo=高阻态输出，WrWc=00时PDo=“0”态输出，WrWc=10时PDo=“1”态输出。如果输入信号的占空比严格相等，则同步时输入信号的1/2周期为高阻态输出，各1/4周期为“0”态或者“1”输出，从而实线二个输入信号间关系为正交信号。从理论上来说，如果高阻态输出电平在Vcc/2附近，由于LF充放电时间都为1/4输入信号周期，可以达到充放电动态平衡关系。
d.初态即单端有信号输入的情况，如果Wc有单端输入则WrWc=01时PDo=高阻态输出，WrWc=00时PDo=“0”态输出，所以输出信号与同相锁定过程的输出信号一致。如果Wr有单端输入则WrWc=10时PDo=“1”态输出，WrWc=00时PDo=“0”态输出，所以输出信号与Wr信号完全一致。
最终，根据设计者本人编著的《PLL设计的理论与应用》一书及现有锁相环理论中的观点，一个由本发明的鉴相器构成一个锁相环最终在假性锁定过程下实现稳定的锁定工作状态。
综合以上内容，基于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计方法中的规定，可以实现正交化高阻型数字鉴相器的设计开发工作的。
Claims (1)
1.一种标准化设计的正交化电平式高阻型数字鉴相器，设置鉴相器的Wr、Wc二个输入端口，鉴相器内部的a端、INH端；其特征在于，输入端口Wr通过缓冲器连接a端，输入端口Wc通过缓冲器连接INH端，当输入端口Wc检出到为“H”信号状态值时INH端控制着所述的鉴相器输出处于高阻态，当输入端口Wc检出到为“L”信号状态值时INH端放开对所述的鉴相器输出的控制，如果输入端口Wr检出到为“H”信号状态值则a端控制着所述的鉴相器输出处于“1”态输出中，如果输入端口Wr检出到为“L”信号状态值则a端控制着所述的鉴相器输出处于“0”态输出中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510697926.5A CN106612117B (zh) | 2015-10-24 | 2015-10-24 | 正交化高阻型数字鉴相器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510697926.5A CN106612117B (zh) | 2015-10-24 | 2015-10-24 | 正交化高阻型数字鉴相器 |
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| CN106612117A CN106612117A (zh) | 2017-05-03 |
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Family
ID=58612968
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510697926.5A Active CN106612117B (zh) | 2015-10-24 | 2015-10-24 | 正交化高阻型数字鉴相器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106612117B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106571812A (zh) * | 2015-10-09 | 2017-04-19 | 张伟林 | 标准化设计高阻型数字鉴相器的结构原理方案 |
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2015
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Patent Citations (1)
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| CN106571812A (zh) * | 2015-10-09 | 2017-04-19 | 张伟林 | 标准化设计高阻型数字鉴相器的结构原理方案 |
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