CN105577164B - 一种适用于宇航用fpga的抗单粒子瞬态差分驱动器 - Google Patents

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Abstract

本发明一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，用于生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT等差分标准的差分信号，且具备抗单粒子瞬态能力，可嵌入宇航用FPGA的IO接口电路中，在空间辐射环境中应用。通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置用户可编程控制的滤波电路，可有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响，避免后级接收电路识别错误和数据传输出错。

Description

一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器
技术领域
本发明涉及一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，属于集成电路和抗辐射加固技术领域。
背景技术
随着通信技术和半导体技术的快速进步，不同电子设备或电子系统之间的数据传输量呈现爆炸式增长。传统的片外数据传输通过大量的并行总线实现，这样的传输方式仅适合短距离、低速度的传输。对于高速数据传输，像数据量较大的视频传输，低速的并行接口不再适用。在此背景下，各种不同的串行IO接口标准不断被提出，它们均以差分接口作为PHY(物理层)，像LVDS、LDT、CML等。差分接口以高传输速率、低功耗、低电磁干扰、抗噪声能力强等优点，在现代通信系统中获得了广泛应用。现场可编程逻辑门阵列(以下简称FPGA)作为一种通用芯片，为了扩展其应用领域，方便用户设计，其IO接口通常都兼容多种差分标准。IO接口要实现哪种差分标准，由内部配置位决定。配置位可由SRAM单元、Flash单元、反熔丝等构成。
一种差分驱动器结构如图1所示：带隙基准源(100)产生稳定的参考电压VREF，偏置电压产生电路(200)接收基准电压VREF，并受三个配置位(202、203、204)的控制，生成两个偏置电压VPBIAS和VNBIAS，驱动管阵列(201)受VPBIAS和VNBIAS控制，生成符合特定差分标准的差分信号。
在空间环境应用的集成电路不可避免会受到重离子轰击，这会在电路中引起瞬间电压波动，若不能及时有效滤除这些波动，可能会对本级电路或后级电路产生影响，严重的话会导致数据传输错误。图1所示的差分驱动器若直接嵌入宇航用FPGA中，在空间应用环境中若受到重离子轰击，容易在偏置电压通路或输出数据通路上引起瞬间电压波动，并使差分输出信号VP/VN出现较大波动，可能使后级的接收电路识别错误，导致数据传输出错。
发明内容
本发明解决的技术问题为：克服现有技术不足，提供了一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，可消除单粒子效应可能在偏置电压通路和输出数据通路引起的瞬间电压波动，进而消除对输出差分信号的影响。
本发明解决的技术方案为：
一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器包括：带隙基准源100，第一滤波电路，差分驱动器核，其中差分驱动器核又包括偏置电压产生电路，第一配置位、第二配置位、第三配置位、第四配置位，第二滤波电路206，第三滤波电路、第四滤波电路，第一多路选择器，第二多路选择器210，反相器和驱动管阵列；
带隙基准源，产生参考电压VREF，并将其输出到第一滤波器电路；
第一滤波电路，滤除参考电压VREF受单粒子效应引起的瞬间电压波动后，输出基准电压至偏置电压产生电路；
偏置电压产生电路，接收经第一滤波电路输出的基准电压，并在第一配置位、第二配置位和第三配置位的控制下，生成两个控制电压VPBIAS和VNBIAS；
第二滤波电路和第三滤波电路分别对偏置电压产生电路输出的信号VPBIAS和VNBIAS的电压波动进行滤除，产生信号VPBIAS_LPF和VNBIAS_LPF，并输出到驱动管阵列；
第一多路选择器、第二多路选择器、反相器、第四滤波电路和第四配置位构成一个可选滤波电路；第四配置位输出1时，反相器输出为0，第二多路选择器导通，第一多路选择器关闭，输出数据信号IOBO经过第四滤波电路后输出到驱动管阵列；第四配置位输出0时，反相器输出为1，第二多路选择器关闭，第一多路选择器导通，输出数据信号IOBO直接输入驱动管阵列；
驱动管阵列，在三态控制信号IOBT、输出数据信号IOBO以及信号VPBIAS_LPF和VNBIAS_LPF的控制下，生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT差分标准的差分信号。
第一滤波电路、第二滤波电路，第三滤波电路和第四滤波电路采用相同的滤波结构，均包括n个串联的PMOS管MP0、MP1、MP2…MPn和n个并联的NMOS管三极管MN0、MN1、MN2…MNn，其中n取正整数；
MP0、MP1、MP2…MPn的栅极相连并接地；MP0的源极连接输入信号，MP0的漏极连接下一级MP1的源极，MP1的漏极连接下一级MP2的源极，MP3…MPn之间分别通过漏极和源极依次连接，最后MPn的漏极输出滤波后的信号；
MN0、MN1、MN2…MNn的源极和漏极接地，MN0、MN1、MN2…MNn的栅极与MPn的漏极相连，输出滤波后的信号。
第一配置位、第二配置位、第三配置位和第四配置位均以二进制码形式表示，取0或1；第一配置位、第二配置位、第三配置位的具体取值根据用于选择的不同差分标准LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT进行选择。
本发明与现有技术相比的优点在于：
(1)本发明通过在偏置电压通路上设置三个固定的滤波电路，可滤除带隙基准源和偏置电压产生电路受单粒子效应影响引起的瞬间电压波动，消除对最终输出差分信号的影响，在偏置电压通路上设置固定的滤波电路不会对差分驱动器的速度产生影响，本发明大大提高了宇航级差分驱动器的可靠性，增强了工作效率，节省了大量的成本。
(2)本发通过在输出数据通路上设置可选的滤波电路，在滤波电路选通模式下可滤除输出数据通路受单粒子效应影响引起的瞬间电压波动，消除对最终输出差分信号的影响，另外本发明通过选择滤波器使得硬件电路(FPGA)能够工作不同的模式下，根据实际需求进行选择，如实现由于滤波电路的影响，IOBO数据通路上的数据翻转速率会下降，因此FPGA的IO接口在此模式下只能工作在低速模式下，当第四配置位为0时，滤波电路被绕开，相应地，FPGA的IO接口工作在高速模式下，本发明增强了可拓展性，通用性大大增强。
附图说明
图1为本发明传统差分驱动器电路；
图2为本发明抗单粒子瞬态差分驱动器电路；
图3为本发明低通滤波电路。
具体实施方式
下面结合附图对本发明的电路组成和工作原理做进一步解释和说明。
本发明的基本思路为：通过在偏置电压通路上设置滤波电路，并在输出数据通路上设置可选的滤波电路，以有效避免单粒子效应引起的瞬间电压波动在两条通路上传播，消除对最终输出差分信号的影响。
如图2所示，一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器包括：带隙基准源100，第一滤波电路101，差分驱动器核102，其中差分驱动器核102又包括偏置电压产生电路200，第一配置位202、第二配置位203、第三配置位204、第四配置位205，第二滤波电路206，第三滤波电路207、第四滤波电路208，第一多路选择器209，第二多路选择器210，反相器211和驱动管阵列201；
带隙基准源100，产生参考电压VREF，并将其输出到第一滤波器电路101；
第一滤波电路101，滤除参考电压VREF受单粒子效应引起的瞬间电压波动后，输出基准电压至偏置电压产生电路200；
偏置电压产生电路200，接收经第一滤波电路101输出的基准电压，并在第一配置位202、第二配置位203和第三配置位204的控制下，生成两个控制电压VPBIAS和VNBIAS；
例如在本实施例中，配置位202、203、204的数值与偏置电压产生电路200输出的VPBIAS和VNBIAS有如下表所示的一一对应关系；
第二滤波电路206和第三滤波电路207分别对偏置电压产生电路200输出的信号VPBIAS和VNBIAS的电压波动进行滤除，产生信号VPBIAS_LPF和VNBIAS_LPF，并输出到驱动管阵列201；
第一多路选择器209、第二多路选择器210、反相器211、第四滤波电路208和第四配置位205构成一个可选滤波电路；第四配置位205输出1时，反相器211输出为0，第二多路选择器210导通，第一多路选择器209关闭，输出数据信号IOBO经过第四滤波电路208后输出到驱动管阵列201；第四配置位205输出0时，反相器211输出为1，第二多路选择器210关闭，第一多路选择器209导通，输出数据信号IOBO直接输入驱动管阵列201；
驱动管阵列201，在三态控制信号IOBT、输出数据信号IOBO以及信号VPBIAS_LPF和VNBIAS_LPF的控制下，生成符合LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT差分标准的差分信号。
如图3所示，第一滤波电路101、第二滤波电路206，第三滤波电路207和第四滤波电路208采用相同的滤波结构，均包括n个串联的PMOS管MP0、MP1、MP2…MPn和n个并联的NMOS管三极管MN0、MN1、MN2…MNn，其中n取正整数；
MP0、MP1、MP2…MPn的栅极相连并接地；MP0的源极连接输入信号，MP0的漏极连接下一级MP1的源极，MP1的漏极连接下一级MP2的源极，MP3…MPn之间分别通过漏极和源极依次连接，最后MPn的漏极输出滤波后的信号；
MN0、MN1、MN2…MNn的源极和漏极接地，MN0、MN1、MN2…MNn的栅极与MPn的漏极相连，输出滤波后的信号。
第一配置位202、第二配置位203、第三配置位204和第四配置位205均以二进制码形式表示，取0或1；第一配置位202、第二配置位203、第三配置位204的具体取值根据用于选择的不同差分标准LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT进行选择；配置位可由SRAM、Flash或反熔丝实现。
本发明说明书中未做详细描述的内容属本领域技术人员的公知技术。

Claims (3)

1.一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，其特征在于包括：带隙基准源(100)，第一滤波电路(101)，差分驱动器核(102)，其中差分驱动器核(102)又包括偏置电压产生电路(200)，第一配置位(202)、第二配置位(203)、第三配置位(204)、第四配置位(205)，第二滤波电路(206)，第三滤波电路(207)、第四滤波电路(208)，第一多路选择器(209)，第二多路选择器(210)，反相器(211)和驱动管阵列(201)；
带隙基准源(100)，产生参考电压VREF，并将其输出到第一滤波器电路(101)；
第一滤波电路(101)，滤除参考电压VREF受单粒子效应引起的瞬间电压波动后，输出基准电压至偏置电压产生电路(200)；
偏置电压产生电路(200)，接收经第一滤波电路(101)输出的基准电压，并在第一配置位(202)、第二配置位(203)和第三配置位(204)的控制下，生成两个控制电压VPBIAS和VNBIAS；
第二滤波电路(206)和第三滤波电路(207)分别对偏置电压产生电路(200)输出的信号VPBIAS和VNBIAS的电压波动进行滤除，产生信号VPBIAS_LPF和VNBIAS_LPF，并输出到驱动管阵列(201)；
第一多路选择器(209)、第二多路选择器(210)、反相器(211)、第四滤波电路(208)和第四配置位(205)构成一个可选滤波电路；第四配置位(205)输出1时，反相器(211)输出为0，第二多路选择器(210)导通，第一多路选择器(209)关闭，输出数据信号IOBO经过第四滤波电路(208)后输出到驱动管阵列(201)；第四配置位(205)输出0时，反相器(211)输出为1，第二多路选择器(210)关闭，第一多路选择器(209)导通，输出数据信号IOBO直接输入驱动管阵列(201)；
驱动管阵列(201)，在三态控制信号IOBT、输出数据信号IOBO以及信号VPBIAS_LPF和VNBIAS_LPF的控制下，生成符合
LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT差分标准的差分信号。
2.根据权利要求1所述的一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，其特征在于：第一滤波电路(101)、第二滤波电路(206)，第三滤波电路(207)和第四滤波电路(208)采用相同的滤波结构，均包括n个串联的PMOS管MP0、MP1、MP2…MPn和n个并联的NMOS管MN0、MN1、MN2…MNn，其中n取正整数；
MP0、MP1、MP2…MPn的栅极相连并接地；MP0的源极连接输入信号，MP0的漏极连接下一级MP1的源极，MP1的漏极连接下一级MP2的源极，MP3…MPn之间分别通过漏极和源极依次连接，最后MPn的漏极输出滤波后的信号；
MN0、MN1、MN2…MNn的源极和漏极接地，MN0、MN1、MN2…MNn的栅极与MPn的漏极相连，输出滤波后的信号。
3.根据权利要求1所述一种适用于宇航用FPGA的抗单粒子瞬态差分驱动器，其特征在于：第一配置位(202)、第二配置位(203)、第三配置位(204)和第四配置位(205)均以二进制码形式表示，取0或1；第一配置位(202)、第二配置位(203)、第三配置位(204)的具体取值根据用于选择的不同差分标准LVDS25/LVDS33/LVDS25EXT/LVDS33EXT/LDT进行选择。
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