CN106603095A - 一种高速低功耗pam4发射机 - Google Patents

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Abstract

本发明涉及一种高速低功耗PAM4发射机，用于高速串行接口，属于模拟电路设计领域；该发射机使用PAM4编码，在8:2合路(并行8路数据合成2路数据)时使用4:1合路器代替8:4和4:2的两级2:1合路器，从而简化了合路器及相应时钟链路的结构，大大节约了功耗和面积。

Description

一种高速低功耗PAM4发射机
技术领域
本发明属于电路设计和数据传输技术领域，特别涉及一种高速低功耗PAM4发射机，尤其适用于高速串行接口。
背景技术
高速串行接口技术在有线数据传输中得到了广泛使用。单通道高速串行接口的数据率不断上升，目前已达到40Gb/s及以上。主要有两种方法可以提高单通道传输的数据率。一种是采用NRZ编码，进一步提高时钟和数据信号的速度。另一种是采用四级脉冲幅度调制(PAM4)，使用多电平编码的方式传输更多的数据。
当传输数据率相同的时候，NRZ码的带宽是数据率的1/2，而PAM4码的带宽仅为数据率的1/4。因此NRZ收发机和PAM4收发机相比，其电路需要提供更高的时钟、具有更大的带宽、消耗更多的功耗、且均衡更为困难。因而在传输40Gb/s及以上数据率时，PAM4收发机具有更大的优势。
图1是典型的PAM4发射机结构示意图，图中仅画出了数据通路。数据通路可分成2个部分。第一部分使用NRZ编码、由多级2:1合路器级联构成。第二部分包含最高有效位(Most Significant Bit，MSB)和最低有效位(Least Significant Bit，LSB)组合器，将两路NRZ编码的数据率合成一路PAM4编码的数据流。
图1中发射机的主要问题在于当数据率很高的时候，在最后一级组合为PAM4信号之前，都是采用NRZ编码的多级2:1合路器的级联，这样仍然会消耗很大的功耗。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种高速低功耗PAM4发射机，通过简化其多级合路器的结构，达到降低发射机整体功耗的目的。
为了实现上述目的，本发明采用的技术方案是：
一种高速低功耗PAM4发射机，使用PAM4编码，在8:2合路(并行8路数据合成2路数据)时使用4:1合路器代替8:4和4:2的两级2:1合路器，从而简化合路器及相应时钟链路的结构，大大节约功耗和面积。
本发明还包括一个用于产生各级电路所需时钟信号的多相时钟发生器。
具体地，本发明在数据源和4:1合路器间设置有锁存器阵列，4bit高位数据源和4bit低位数据源分别产生4路NRZ并行低速数据提供给锁存器阵列：
锁存器阵列1将4路并行低速数据提供给4:1合路器1，4:1合路器1输出1路高速NRZ数据MAIN1；
锁存器阵列2将延时后的4路并行低速数据提供给4:1合路器2，4:1合路器2输出1路高速NRZ数据POST1；
锁存器阵列3将4路并行低速数据提供给4:1合路器3，4:1合路器3输出1路高速NRZ数据MAIN2；
锁存器阵列4将延时后的4路并行低速数据提供给4:1合路器4，4:1合路器4输出1路高速NRZ数据POST2；
MAIN1和POST1输入MSB组合器，MAIN2和POST2输入LSB组合器，两个组合器及负载电阻、电容实现NRZ信号向PAM4信号的变换，最终输出一路PAM4信号。
所述4bit高位数据源和4bit低位数据源使用外部仪器或者在芯片上使用定制电路实现，功能为输出4路并行的NRZ数据流。
所述多相时钟发生电路以输入时钟信号为参考，通过移相电路产生所需的不同相位的时钟信号，供锁存器阵列和合路器使用。
所述锁存器阵列为CMOS逻辑的锁存器或者电流模逻辑(Current Mode Logic，CML)的锁存器。
所述MSB组合器和LSB组合器的电路结构相同，但MOS管尺寸和偏置电流不同，用以实现带有均衡的PAM4输出信号。MAIN1信号接一对差分对管MSB_P和MSB_N；POST1信号接一对差分对管MSBP_P和MSBP_N；MAIN2信号接一对差分对管LSB_P和LSB_N；POST2信号接一对差分对管LSBP_P和LSBP_N，4对差分对管下的4个偏置电流源电流受控，实现预加重功能。MAIN1、POST1、MAIN2、POST2信号控制差分对管的通断，其总电流在输出端产生PAM4输出信号。
所述4:1合路器包含由电阻、电感构成的负载和4个相同的模块电路，每个模块电路包含1路输入数据，1路输出数据和2路时钟输入，模块1的输入时钟为0相位时钟CK0和90°相位时钟CK90；模块2的输入时钟为90相位时钟CK90和180°相位时钟CK180；模块3的输入时钟为180相位时钟CK180和270°相位时钟CK270；模块4的输入时钟为270相位时钟CK270和0°相位时钟CK0，通过多相位时钟采样，4路差分输入数据被合成为1路差分输出数据。
与现有技术相比，本发明提出的使用4:1合路器的PAM4发射机将最后一级PAM4组合器之前两级的NRZ 2:1合路器简化为1级NRZ 4:1合路器。从而大大降低了发射机的功耗，节约了发射机的面积。
附图说明
图1是典型PAM4发射机结构示意图。
图2是使用4:1合路器的PAM4发射机结构示意图。
图3是4:1合路器电路。
图4是输出驱动单元电路。
具体实施方式
下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
图2展示了本发明所提出的PAM4发射机结构。以数据率56Gbit/s(PAM4编码下波特率为28GBuad/s)为例。在MSB 1/4速率串化器单元部分，4Bit高位数据源发出4路NRZ编码并行数据，每路数据的速率为7Gb/s。4路数据先进入锁存器阵列1，经过锁存器阵列1对齐后发送给4:1合路器1，合路器1的输出为1路28Gb/s NRZ编码的主通路数据，记为MAIN1。同时，该4路数据经过锁存器阵列1后传送给锁存器阵列2，经过锁存器阵列2对齐后发送给4:1合路器2，合路器2的输出为1路28Gbps、NRZ编码、用于预加重的延时数据，记为POST1。在多相时钟发生器产生的时钟控制下，POST1数据比MAIN1数据延迟35.7ps。
相似的，在LSB 1/4速率串化器单元部分，4Bit低位数据源发出4路NRZ编码并行数据，每路数据的速率为7Gb/s。4路数据先进入锁存器阵列3，经过锁存器阵列3对齐后发送给4:1合路器3，合路器3的输出为1路28Gb/s NRZ编码的主通路数据，记为MAIN2。同时，该4路数据经过锁存器阵列3后传送给锁存器阵列4，经过锁存器阵列4对齐后发送给4:1合路器4，合路器4的输出为1路28Gbps、NRZ编码、用于预加重的延时数据，记为POST2。在多相时钟发生器产生的时钟控制下，POST2数据比MAIN2数据延迟35.7ps。
在驱动单元部分，MAIN1、POST1、MAIN2、POST2数据将通过MSB组合器与LSB组合器合成1路PAM4编码的差分预加重输出信号，其波特率为28GBuad/s，数据率为56Gb/s。
图2中的4bit高位数据源和4bit低位数据源可以使用外部仪器实现，也可以在芯片上使用定制电路实现，功能为输出4路并行、7Gbps的NRZ数据流。多相时钟发生电路以输入时钟信号为参考，可通过移相电路产生所需的不同相位的时钟信号，供锁存器阵列和合路器使用。锁存器阵列可以采用多种方式实现，例如使用CMOS逻辑的锁存器或者电流模逻辑(Current Mode Logic，CML)的锁存器。
图3为4:1合路器电路结构。该电路包含电阻、电感构成的负载和4个相同的模块电路。每个模块包含1路输入数据(1对差分信号)，1路输出数据(1对差分信号)和2路时钟输入。模块1的输入时钟为0相位时钟CK0和90°相位时钟CK90；模块2的输入时钟为90相位时钟CK90和180°相位时钟CK180；模块3的输入时钟为180相位时钟CK180和270°相位时钟CK270；模块4的输入时钟为270相位时钟CK270和0°相位时钟CK0。通过多相位时钟采样，4路7Gbps差分输入数据(Din0P、Din0N；Din1P、Din1N；Din2P、Din2N；Din3P、Din3N；)被合成为1路28Gbps的差分输出数据(DoutP、DoutN)。
图4为输出驱动单元电路结构。其中MSB组合器和LSB组合器的电路结构相同，但MOS管尺寸和偏置电流不同，用以实现带有均衡的PAM4输出信号。MSB 1/4速率串化器单元输出的差分MAIN1信号接MSB_P和MSB_N；差分POST1信号接MSBP_P和MSBP_N；LSB 1/4速率串化器单元输出的差分MAIN2信号接LSB_P和LSB_N；差分POST2信号接LSBP_P和LSBP_N。4对差分对管下的4个偏置电流源电流受控，实现预加重功能。MAIN1、POST1、MAIN2、POST2信号控制差分对管的通断，其总电流在输出端Vout产生28GBuad/s的PAM4输出信号。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种高速低功耗PAM4发射机，使用PAM4编码，其特征在于，在8:2合路时使用4:1合路器代替8:4和4:2的两级2:1合路器。
2.根据权利要求1所述高速低功耗PAM4发射机，其特征在于，还包括一个用于产生各级电路所需时钟信号的多相时钟发生器。
3.根据权利要求1所述高速低功耗PAM4发射机，其特征在于，在数据源和4:1合路器间设置有锁存器阵列。
4.根据权利要求3所述高速低功耗PAM4发射机，其特征在于，4bit高位数据源和4bit低位数据源分别产生4路NRZ并行低速数据提供给锁存器阵列：
锁存器阵列1将4路并行低速数据提供给4:1合路器1，4:1合路器1输出1路高速NRZ数据MAIN1；
锁存器阵列2将延时后的4路并行低速数据提供给4:1合路器2，4:1合路器2输出1路高速NRZ数据POST1；
锁存器阵列3将4路并行低速数据提供给4:1合路器3，4:1合路器3输出1路高速NRZ数据MAIN2；
锁存器阵列4将延时后的4路并行低速数据提供给4:1合路器4，4:1合路器4输出1路高速NRZ数据POST2；
MAIN1和POST1输入MSB组合器，MAIN2和POST2输入LSB组合器，两个组合器及负载电阻、电容实现NRZ信号向PAM4信号的变换，最终输出一路PAM4信号。
5.根据权利要求4所述高速低功耗PAM4发射机，其特征在于，所述4bit高位数据源和4bit低位数据源使用外部仪器或者在芯片上使用定制电路实现，功能为输出4路并行的NRZ数据流。
6.根据权利要求4所述高速低功耗PAM4发射机，其特征在于，所述多相时钟发生电路以输入时钟信号为参考，通过移相电路产生所需的不同相位的时钟信号，供锁存器阵列和合路器使用。
7.根据权利要求4所述高速低功耗PAM4发射机，其特征在于，所述锁存器阵列为CMOS逻辑的锁存器或者电流模逻辑(Current Mode Logic，CML)的锁存器。
8.根据权利要求1所述高速低功耗PAM4发射机，其特征在于，所述MSB组合器和LSB组合器的电路结构相同，但MOS管尺寸和偏置电流不同，用以实现带有均衡的PAM4输出信号。
9.根据权利要求8所述高速低功耗PAM4发射机，其特征在于，所述MAIN1信号接一对差分对管MSB_P和MSB_N；POST1信号接一对差分对管MSBP_P和MSBP_N；MAIN2信号接一对差分对管LSB_P和LSB_N；POST2信号接一对差分对管LSBP_P和LSBP_N，4对差分对管下的4个偏置电流源电流受控，实现预加重功能。MAIN1、POST1、MAIN2、POST2信号控制差分对管的通断，其总电流在输出端产生PAM4输出信号。
10.根据权利要求1所述高速低功耗PAM4发射机，其特征在于，所述4:1合路器包含由电阻、电感构成的负载和4个相同的模块电路，每个模块电路包含1路输入数据，1路输出数据和2路时钟输入，模块1的输入时钟为0相位时钟CK0和90°相位时钟CK90；模块2的输入时钟为90相位时钟CK90和180°相位时钟CK180；模块3的输入时钟为180相位时钟CK180和270°相位时钟CK270；模块4的输入时钟为270相位时钟CK270和0°相位时钟CK0，通过多相位时钟采样，4路差分输入数据被合成为1路差分输出数据。
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