CN106575272A - 多点分支总线上的存储器电路配置 - Google Patents

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Abstract

公开了多点分支总线上的存储器电路配置方案。在本文所公开的诸方面，在存储器电路中提供了管芯上映射逻辑。存储器控制器在多点分支总线上与管芯上映射逻辑通信。管芯上映射逻辑被配置成在被访问之前从该存储器控制器接收预定的管芯上终接(ODT)值。响应于接收到预定ODT值，存储器电路将管芯上终接设置为该预定ODT值并且指令管芯上参考信号发生器生成与该预定ODT值相关联的预定参考信号。预定参考信号提供最优参考电压以用于在存储器电路处实现期望的均衡设置，由此辅助保持信号完整性。这种改善的信号完整性减少访问存储器电路时的错误，由此导致多点分支总线上的改进的效率和数据吞吐量。

Description

多点分支总线上的存储器电路配置
优先权要求
本申请要求于2014年8月11日提交的题为“MEMORY CIRCUIT CONFIGURATIONSCHEMES ON MULTI-DROP BUSES(多点分支总线上的存储器电路配置)”的美国专利申请序列号14/456,216的优先权，其通过援引整体纳入于此。
背景
I.公开领域
本公开的技术一般涉及在多点分支(multi-drop)总线上访问电路。
II.背景技术
现代电子设备(例如，计算机、膝上型设备、智能电话等)均要求大量用于应用处理和数据存储需求的板载存储器。一种类型的板载存储器被称为同步动态随机存取存储器(SDRAM)。SDRAM技术的进步已经导致一类高密度、高吞吐量双数据率(DDR)SDRAM。DDRSDRAM的最新近版本包括个人计算机(PC)DDR-3、低功率(LP)DDR-3、PCDDR-4、以及LPDDR-4。DDR SDRAM集成电路(IC)往往被封装成集成存储器模块(通常被称为双列直插式存储器模块(DIMM))。通常需要多个DIMM以提供消耗存储器的电子设备所需的大量板载存储器。
通过设计，多点分支存储器总线被配置成提供到多个DIMM的连接。具体而言，存储器控制器在存储器总线上与每个DIMM通信，其中DIMM与多点分支存储器总线上的每个分支相关联。取决于总线拓扑，在目标DIMM处所经历的电气特性可取决于哪个DIMM是目标DIMM而显著变化。即，由不同的几何形状创建的阻抗变化、与总线上的桩相关联的反射、以及其他不协调均可对在发信号通知第一DIMM时具有第一信号简档和在发信号通知第二DIMM时具有第二信号简档的总线作出贡献。
虽然最新近版本的DDR SDRAM提供动态管芯上终接，这允许存储器控制器取决于存储器控制器当前正在向哪个设备写入而独立地重新配置存储器终接，但是经验证据建议均衡方法遭受对于所有潜在连接的协同优化的要求，从而导致受损害的解决方案，该解决方案尽管一般对于所有连接而言是可接受的，但是对于任何特定连接而言是次优的。
公开概述
详细描述所公开的诸方面包括多点分支总线上的存储器电路配置方案。在本文所公开的诸方面，在存储器电路中提供了管芯上映射逻辑。存储器控制器在多点分支总线上与管芯上映射逻辑通信。管芯上映射逻辑被配置成从存储器控制器接收预定的管芯上终接(ODT)值。预定的ODT值将常常以多比特数字的格式从存储器控制器得到，作为并行比特或顺序比特。该预定的ODT值是在从存储器电路的存储器列(rank)进行读取或者向存储器电路的存储器列进行写入之前被提供的。响应于接收到预定的ODT值，存储器电路将管芯上终接设置为该预定的ODT值。管芯上映射逻辑被进一步配置成指令管芯上参考信号发生器生成与从存储器控制器接收到的预定的ODT值相关联的预定参考信号。预定参考信号提供最优参考电压以用于在存储器电路处实现期望的均衡设置。通过动态地调节管芯上终接和预定参考信号，本公开的诸方面辅助保持信号完整性。这种改善的信号完整性减少了向存储器写入信号时或从存储器电路读取数据时的错误，由此导致多点分支总线上的改进的效率和数据吞吐量。鉴于此，在一个方面，公开了一种存储器电路。该存储器电路包括管芯上参考信号发生器。该存储器电路还包括管芯上映射逻辑。管芯上映射逻辑被配置成在第一通信信道上接收ODT值。管芯上映射逻辑还被配置成指令管芯上参考信号发生器产生与该ODT值相关联的预定参考信号。存储器电路还包括配置成基于该预定参考信号来均衡在第二通信信道上接收到的数据信号的接收机。
在另一个方面，公开了一种存储器电路装置。该存储器电路装置包括用于管芯上参考信号生成的装置。该存储器电路装置还包括用于管芯上映射的装置。用于管芯上映射的装置被配置成在第一通信信道上接收ODT值。用于管芯上映射的装置还被配置成指令用于管芯上参考信号生成的装置产生与该ODT值相关联的预定参考信号。存储器电路装置还包括用于接收的装置，其被配置成基于该预定参考信号来均衡在第二通信信道上接收到的数据信号。
在另一方面，公开了一种用于在访问经校准的存储器电路之前在多点分支总线上配置该经校准的存储器电路的方法。该方法包括由经校准的存储器电路中的管芯上映射逻辑来接收预定ODT值。该方法还包括基于该预定ODT值来从查找表中检索预定参考信号值。该方法还包括指令管芯上信号发生器基于该预定参考信号值来生成预定参考信号。
在另一方面，公开了一种多点分支存储器系统。该多点分支存储器系统包括多点分支总线，其包括命令总线和数据总线。该多点分支存储器系统还包括连接至该多点分支总线的存储器控制器。该多点分支存储器系统还包括连接至该多点分支总线的至少一个存储器电路。该至少一个存储器电路包括管芯上映射逻辑，其被配置成在命令总线上从存储器控制器接收控制信号，并且生成指令信号。该至少一个存储器电路还包括管芯上参考信号发生器，其被配置成接收该指令信号并且生成预定参考信号。该至少一个存储器电路还包括接收机，其被配置成接收该预定参考信号以及在数据总线上接收从存储器控制器接收到的数据信号。
附图简述
图1是包括一对双列直插式存储器模块(DIMM)的示例性多点分支存储器系统的示意图；
图2是解说包括存储器控制器和存储器电路的示例性多点分支存储器系统的示意图，该存储器电路被配置成基于预定的管芯上终接(ODT)值来动态地调节参考信号以提供对所接收到的数据信号的合适均衡；
图3是解说配置成将预定ODT值映射为预定参考信号值的示例性查找表的数据结构；
图4是解说用于校准和配置图1中的DIMM以供读取和写入操作的校准和预访问配置过程的流程图；
图5是解说用于校准和配置图2中的存储器电路以供读取和写入操作的示例性校准和预访问配置过程的流程图；
图6A是解说在最优参考信号(V参考)被提供给DIMM处的预定均衡(EQ)设置时的最优数据眼图的示例性标绘图；
图6B是解说图2中的存储器电路中所采用的动态管芯上参考信号调节方案可如何辅助恢复因非最优参考信号(V参考)而导致的经降级数据眼图的示例性标绘图；以及
图7是可包括图2的存储器电路的示例性的基于处理器的系统的框图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
详细描述所公开的诸方面包括多点分支总线上的存储器电路配置方案。在本文所公开的诸方面，在存储器电路中提供了管芯上映射逻辑。存储器控制器在多点分支总线上与管芯上映射逻辑通信。管芯上映射逻辑被配置成从存储器控制器接收预定的管芯上终接(ODT)值。该预定ODT值将常常以多比特数字的格式从存储器控制器得到，作为并行比特或顺序比特。该预定ODT值是在从存储器电路的存储器列(rank)读取或者向存储器电路的存储器列写入之前被提供的。响应于接收到该预定ODT值，存储器电路将管芯上终接设置为预定ODT值。管芯上映射逻辑被进一步配置成指令管芯上参考信号发生器生成与从存储器控制器接收到的预定ODT值相关联的预定参考信号。预定参考信号提供最优参考电压以用于在存储器电路处实现期望的均衡设置。通过动态地调节管芯上终接和预定参考信号，本公开的诸方面辅助保持信号完整性。这种改善的信号完整性减少向存储器写入信号时或从存储器电路读取数据时的错误，由此导致多点分支总线上的改进的效率和数据吞吐量。
在讨论包括本公开的特定方面的多点分支存储器系统的诸方面之前，参照图1提供了可纳入本公开的示例性方面的多点分支存储器系统的简要概览。对包括存储器电路的多点分支存储器系统的特定示例性方面的讨论参照图2开始。
鉴于此，图1解说了多点分支存储器系统100的示例性示意图，该系统100可通过包括本公开的诸方面而获益。多点分支存储器系统100包括在多点分支总线106上连接至一对双列直插式存储器模块(DIMM)104(1)、104(2)的存储器控制器102。在不存在本公开的示例性方面的情况下，在高频数据信号108从存储器控制器102朝向DIMM 104(1)、104(2)传播时，高频数据信号108的电气特性可由于多点分支总线106上的信号畸变和/或干扰而在DIMM 104(1)、104(2)处显著不同。取DIMM 104(1)作为示例，高频数据信号108的电气特性可受存储器控制器102处的第一阻抗110、多点分支总线106处的第二阻抗112、和第三阻抗114、以及DIMM 104(1)、104(2)之间的反射信号116的影响。反射信号116朝向存储器控制器102返回并且在DIMM 104(1)处与高频数据信号108冲突，从而创建被称为串扰或码元间干扰的干扰(未示出)。
继续参照图1，为了保持DIMM 104(1)、104处的信号完整性，在DIMM104(1)、104(2)处分别采用管芯上终接118(1)、118(2)以提供合适的阻抗终接。最新近的电子器件工程联合委员会(JEDEC)同步动态随机存取存储器(SDRAM)标准(诸如个人计算机(PC)双倍数据率(DDR)-3、低功率(LP)DDR-4和PCDDR-4)已经引入了动态管芯上终接以在个体存储器芯片上提供定制的阻抗终接。动态管芯上终接还为存储器控制器102提供增大的灵活性，以针对多点分支总线106上的DIMM 104(1)和104(2)个体地优化阻抗终接值。使用动态管芯上终接，不同的ODT值可基于DIMM 104(1)、104(2)处所经历的电气特性而分别被伺机应用于DIMM104(1)、104(2)。在被称为链路训练的校准过程期间，可在存储器控制器102处确定和存储关于每个DIMM 104(1)、104(2)的多个ODT值(未示出)。链路训练过程还在存储器控制器102处确定和存储多点分支存储器系统100的EQ设置(未示出)。
继续参照图1，与为多点分支存储器系统100中的每个DIMM 104(1)、104(2)分别确定的多个ODT值形成对比的是，EQ设置是静态的且适用于多点分支存储器系统100中的所有DIMM 104(1)、104(2)，而不管沿着多点分支总线106的阻抗变动如何。在访问(例如，读取数据或写入数据)DIMM 104(1)之前，存储器控制器102用预定ODT值(其选自在校准期间确定的多个ODT值)以及用EQ设置两者来配置DIMM 104(1)，以便在DIMM 104(1)处实现管芯上阻抗终接和数据信号均衡。均衡是指通常在电子信号接收机处采用的用以恢复可能已经被传输介质畸变和/或衰减的电子信号的频域特性的过程。另外，均衡还可由电子信号接收机使用以补偿因电子信号发射机(诸如存储器控制器102)处的不恰当均衡而导致的信号畸变。鉴于此，DIMM 104(1)基于预定ODT值来配置管芯上阻抗终接并且基于EQ设置来均衡高频数据信号108。类似地，存储器控制器102在访问DIMM 104(2)之前用另一预定ODT值和EQ设置来配置该DIMM 104(2)。在常规系统中，EQ设置仅针对多点分支存储器系统100作为整体来确定，从而导致均衡有效性被损害，并且信号完整性可能在DIMM104(1)、104(2)处降级。本公开的诸方面扩展了存储器控制器102的能力以优化在多点分支总线106上向个体DIMM104发送信令，以便进一步减小阻抗失配并且减少因反射引发的干扰。
鉴于此，图2解说了包括存储器控制器122和存储器电路124的多点分支存储器系统120的示例性示意图，该存储器电路124被配置成基于预定ODT值来动态地调节管芯上参考信号(例如，V参考)以提供对所接收到的数据信号的合适均衡。如以上图1中描述的，这种信号畸变和/或衰减是常规多点分支存储器系统100中的各种阻抗和/或干扰以及由存储器控制器102提供的不完美信号均衡的组合结果。在电子信号接收机处没有合适均衡的情况下，电子信号的有用部分(例如，携带信号的数据)可被噪声信号淹没或者畸变以至于变成不能由电子信号接收机检测到。结果，数据传输错误增加，由此导致降低的数据传输效率和吞吐量。
参照图2，存储器控制器122经由多点分支总线126连接至存储器电路124。多点分支总线126包括被配置成携带控制信号130的命令总线128和被配置成携带数据信号134的数据总线132。存储器电路124包括管芯上映射逻辑136、查找表138、管芯上参考信号发生器140、以及接收机142。尽管查找表138被示为在管芯上映射逻辑136的内部，但是作为非限定性示例，在存储器电路124中，查找表138也可被实现在管芯上映射逻辑136的外部。管芯上映射逻辑136被连接至命令总线128以从存储器控制器122接收控制信号130。接收机142被连接至数据总线132以从存储器控制器122接收数据信号134。
类似于图1中的存储器控制器102，图2中的存储器控制器122在其他配置中也需要在访问(例如，读取数据或写入数据)存储器电路124的存储器列(未示出)之前配置存储器电路124以提供管芯上阻抗终接和数据信号均衡。为此，存储器控制器122在控制信号130中包括预定ODT值和预定EQ设置，并且在命令总线128上将这些值传送至存储器电路124。预定ODT值和预定EQ设置以单个指令步骤向存储器电路124传送，由此减小命令总线128上的信令开销。预定ODT值和预定EQ设置在校准过程(在JEDEC DDR标准中也被称为标准链路训练)期间连同多个其他配置参数一起被确定。在本公开中，校准过程将稍后参照图4-5来描述。在校准过程期间，存储器电路124根据以下讨论的图3中的数据结构来创建并且填充查找表138。图2中的元件结合图3被引用，并且在此不再重复描述。图2的进一步讨论将遵循图3的讨论。
图3是解说配置成将预定ODT值映射为预定参考信号值的查找表138的示例性数据结构。根据图3，查找表138包括：包含预定ODT值的ODT值列150和包含预定参考信号值的参考信号值列152。鉴于此，存储器电路124在查找表138中建立多个预定ODT值与多个预定参考信号值之间的相关。
参考回到图2，管芯上映射逻辑136经由控制信号130来接收预定ODT值和预定EQ设置。管芯上映射逻辑136随后被配置成基于预定ODT值来从查找表138中检索预定参考信号值。预定参考信号值在校准期间被确定以补偿预定EQ设置的低效率，由此给予存储器电路124为数据信号134提供合适的每分支均衡的能力。管芯上映射逻辑136随后传送指令信号144(其携带从查找表128中检索到的预定参考信号值)以指令管芯上参考信号发生器140基于预定参考信号值来产生管芯上参考信号146。在非限定性示例中，管芯上参考信号146是电压参考信号V参考。管芯上参考信号146被接收并且由接收机142用于提供对数据信号134的每分支均衡以及产生经均衡的互补金属氧化物半导体(CMOS)电平信号输出148。在非限定性示例中，存储器控制器122可在向存储器电路124进行传送之前基于预定EQ设置来均衡数据信号134。因为预定EQ设置是针对多点分支存储器系统120中的所有分支来确定的，所以数据信号134可能不是最适合存储器电路124的。在具有通过动态调节管芯上参考信号146来实现每分支均衡的能力的情况下，存储器电路124能够补偿对数据信号134的不完美存储器控制器122均衡的影响，由此保持信号完整性并且改善信号稳健性。
图4是解说用于在读取和写入操作之前校准和配置图1中的DIMM 104(1)、104(2)的校准和预访问配置过程160的示例性流程图。图1中的元件结合图4被引用，并且在此不再重复描述。校准和预访问配置过程160包括校准子过程162和预访问配置子过程164。存储器控制器102对多点分支存储器系统100中的DIMM 104(1)、104(2)中的每一者执行校准子过程162。作为非限定性示例，存储器控制器102可基于预定校准区间或响应于DIMM 104(1)、104(2)中的预定触发事件(例如，温度和/或电压变化)来在多点分支存储器系统100的启动时执行校准子过程162。在校准子过程162期间，存储器控制器102确定且存储用于多点分支存储器系统100的多个配置参数(框166)，这些配置参数包括内部定时设置、EQ设置、ODT值、和V参考值以及其他配置参数。虽然内部定时设置、ODT值、和V参考值与DIMM相关且因每个DIMM104(1)、104(2)而异，但EQ设置参数与DIMM无关且跨多点分支存储器系统100是通用的。如此，EQ设置对于多点分支存储器系统100中的每个DIMM 104(1)、104(2)而言一般是被损害的参数。即，EQ设置对于任何特定的DIMM 104而言不是最优的，但对于所有DIMM 104而言是最合适的。
继续参照图4，存储器控制器102在访问DIMM 104(1)或DIMM 104(2)之前调用预访问配置子过程164。与校准子过程162不同，预访问配置子过程164是对存储器控制器102正准备从其读取数据或者向其写入数据的目标DIMM104执行的。鉴于此，存储器控制器102必须首先确定接下来将访问DIMM104(1)、104(2)中的哪一者(框168)。存储器控制器102随后通过向目标DIMM104发送预定ODT值和预定EQ设置(框170)以及V参考值(框172)来配置目标DIMM 104。响应于接收到预定ODT值、预定EQ设置、以及V参考值，目标DIMM 104执行内部配置以如由存储器控制器102指令的那样提供管芯上终接和均衡。除了配置目标DIMM 104之外，存储器控制器102还调节目标DIMM104的因存储器而异的内部定时(框174)，并且随后开始对目标DIMM 104的读取和/或写入操作(框176)。
尽管校准和预访问配置过程160一般适用于图2中的多点分支存储器系统120的校准和预访问配置，但是该过程对于存储器电路124而言可以是最优的。鉴于此，图5是解说用于在读取和写入操作之前校准和配置图2中的存储器电路124的示例性校准和预访问配置过程180的流程图。图2中的元件结合图5被引用，并且在此不再重复描述。
类似于图4的校准和预访问配置过程160，校准和预访问配置过程180包括校准子过程182和预访问配置子过程184。存储器控制器122对多点分支存储器系统120中的存储器电路124执行校准子过程182。作为非限定性示例，存储器控制器122可基于预定校准区间或响应于存储器电路124中的预定触发事件(例如，温度和/或电压变化)来在多点分支存储器系统120的启动时执行校准子过程182。在校准子过程182期间，存储器控制器122确定且存储用于多点分支存储器系统120的多个配置参数(框186)，这些配置参数包括至少一个内部定时、通用EQ设置、和至少一个ODT值以及其他配置参数。与图4中描述的校准子过程162形成对比的是，存储器电路124确定至少一个参考信号值(例如，V参考值)并且在与至少一个ODT值相关联的查找表138中存储该至少一个参考信号值(框188)。该至少一个参考信号值由存储器电路124确定以补偿通用EQ设置中所继承的均衡缺陷，由此在存储器电路124处保持信号完整性并且改善信号稳健性。虽然在示例性流程图中，由存储器控制器122执行的校准活动(框186)和由存储器电路124执行的校准活动(框188)被示为是以顺序次序来执行的，但是存储器控制器122和存储器电路124并行地执行它们相应的校准活动也是可能的。
继续参照图5，存储器控制器122在访问存储器电路124之前调用预访问配置子过程184。与校准子过程182不同，预访问配置子过程184是对存储器控制器122正准备从其读取数据或者向其写入数据的存储器电路124执行的。鉴于此，存储器控制器122必须首先确定接下来将访问多点分支存储器系统120中的哪一个存储器电路124(框190)。存储器控制器122随后通过向目标存储器电路124发送预定ODT值和预定EQ设置(框192)来配置存储器电路124。存储器电路124进而基于预定ODT值来从查找表138中检索预定参考信号值并且根据该预定参考信号值来生成管芯上参考信号146(框194)。除了配置存储器电路124之外，存储器控制器122还调节目标存储器电路124的因存储器而异的内部定时和转换速率(框196)，并且随后发起对目标存储器电路124的读取和/或写入操作(框198)。
如图2中先前讨论的，在具有动态调节管芯上参考信号146的能力的情况下，存储器电路124能够补偿与预定EQ设置相关联的缺陷，以便保持信号完整性并改善信号稳健性。信号稳健性的这种改善可以在数据眼图中可视化。数据眼图是高频数据信号的时域表示，高频数据信号的电气质量可通过该时域表示来可视化和表征。鉴于此，图6A是解说在最优参考信号(V参考)被提供给DIMM处的预定EQ设置时的最优数据眼图的示例性标绘图。如图6A中示出的，最优数据眼图200在垂直维度上具有由高电压信号(VDDQ)204和低电压信号(VDDQ-VSWING)206来确定的眼图高度202。最优数据眼图200具有由一对交叉点210(1)、210(2)确定的眼图宽度208。最优参考电压信号(V参考)212产生50％的眼图交叉(其被计算为(V参考–VDDQ-VSWING)/(VDDQ–VDDQ-VSWING))，并且使得最优数据眼图200在垂直和水平维度两者上都是对称的。对称的数据眼图指示由DIMM接收到的高频数据信号的高度完整性和稳健性。
图6B是解说由图2的存储器电路124所采用的动态管芯上参考信号调节方案可如何帮助将因非最优的参考信号(V参考)214而导致的经降级数据眼图200(1)恢复回到最优形式的示例性标绘图。图2中的元件结合图6B被引用，并且在此不再重复描述。例如，当均衡由图2中的存储器电路124发启时，摆动电平可被拉向VDDQ-VSWING 206的电平。在无人看管时，最优参考信号(V参考)212将被向下移位，并且因此变成非最优的参考信号(V参考)214。如图6B中解说的，在非最优的参考信号(V参考)214被提供给存储器电路124中的接收机142时，非最优的参考信号(V参考)214产生小于50％的眼图交叉，因为非最优的参考信号(V参考)214比最优的参考信号(V参考)212低一电压差218。该向下的眼图交叉导致由新的一对交叉点220(1)、220(2)所定义的减小的眼图宽度216。因此，数据眼图200(1)丢失对称性并且在大小上缩减，由此指示数据信号134的完整性和稳健性已经被损害。
如图2中先前描述的，管芯上映射逻辑136被配置成指令管芯上参考信号发生器140基于从查找表138中检索的对应参考信号值来产生管芯上参考信号146。在非限定性示例中，管芯上参考信号146作为最优参考信号(V参考)208被提供给接收机142，该最优参考信号用于超驰非最优参考信号(V参考)210，以便恢复经降级的数据眼图200(1)的对称性。由此，通过动态地用最优参考信号(V参考)208来替代非最优参考信号(V参考)210，可保持数据信号134的完整性和稳健性。
根据本文所公开的诸方面的多点分支总线上的存储器电路配置方案并不被限于存储器系统的范围中。本文所公开的电路配置方案可被应用于需要在多点分支总线上进行每分支定制的任何电路。
根据本文所公开的诸方面的多点分支总线上的存储器电路配置方案在任何基于处理器的设备中提供或被集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。
鉴于此，图7解说了可采用图2中所解说的多点分支存储器系统120的基于处理器的系统222的示例。在该示例中，基于处理器的系统222包括一个或多个中央处理单元(CPU)224，其各自包括一个或多个处理器226。(诸)CPU224可以是主设备。(诸)CPU 224可具有耦合至(诸)处理器226以用于对临时存储的数据快速访问的高速缓存存储器228。(诸)CPU224被耦合到系统总线230，且可交互耦合被包括在基于处理器的系统222中的主设备和从设备。如众所周知的，(诸)CPU 224通过在系统总线230上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)CPU 224可向作为从设备的示例的存储器控制器232传达总线事务请求。尽管未在图7中解说，但可提供多个系统总线230，其中每个系统总线230构成不同的织构。
其他主设备和从设备可被连接至系统总线230。如图7中解说的，作为示例，这些设备可包括存储器系统234、一个或多个输入设备236、一个或多个输出设备238、一个或多个网络接口设备240、以及一个或多个显示器控制器242。(诸)输入设备236可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备238可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备240可以是被配置成允许去往和来自网络244的数据交换的任何设备。网络244可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网(LAN)、广域网(WLAN)、以及因特网。(诸)网络接口设备240可被配置成支持所期望的任何类型的通信协议。存储器系统234可包括经由至少一个多点分支总线248来连接至存储器控制器232的一个或多个存储器电路246(0-N)。存储器电路246(0-N)分别包括管芯上映射逻辑250(0-N)。在一示例性实施例中，存储器控制器232可以是图2的存储器控制器122。类似地，管芯上映射逻辑250可以是图2的管芯上映射逻辑136。
(诸)CPU 224还可被配置成在系统总线230上访问(诸)显示控制器242以控制发送至一个或多个显示器252的信息。(诸)显示器控制器242经由一个或多个视频处理器254向(诸)显示器252发送要显示的信息，视频处理器254将要显示的信息处理成适于(诸)显示器252的格式。(诸)显示器252可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其它此类配置。
本文所公开的诸方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM，或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合至处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。将理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (27)

1.一种存储器电路，包括：
管芯上参考信号发生器；
管芯上映射逻辑，配置成：
在第一通信信道上接收管芯上终接(ODT)值；以及
指令所述管芯上参考信号生成器产生与所述ODT值相关联的预定参考信号；以及
配置成基于所述预定参考信号来均衡在第二通信信道上接收到的数据信号的接收机。
2.如权利要求1所述的存储器电路，其特征在于，所述第一通信信道是多点分支总线中的命令总线。
3.如权利要求1所述的存储器电路，其特征在于，所述第二通信信道是多点分支总线中的数据总线。
4.如权利要求1所述的存储器电路，其特征在于，进一步包括配置成将至少一个ODT值映射为至少一个预定参考信号值的查找表。
5.如权利要求4所述的存储器电路，其特征在于，所述查找表被包括在所述管芯上映射逻辑中。
6.如权利要求1所述的存储器电路，其特征在于，所述预定参考信号是电压参考信号(V参考)。
7.如权利要求1所述的存储器电路，其特征在于，所述存储器电路是双列直插式存储器模块(DIMM)。
8.如权利要求1所述的存储器电路，其特征在于，所述存储器电路是选自由以下各项构成的组中的双倍数据率(DDR)同步动态随机存取存储器(SDRAM)：个人计算机(PC)DDR-3；低功率(LP)DDR-3；PCDDR-4；以及LPDDR-4。
9.如权利要求1所述的存储器电路，其特征在于，所述存储器电路被集成到选自由以下各项构成的组中的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；以及便携式数字视频播放器。
10.一种电路，包括：
管芯上参考信号发生器；
管芯上映射逻辑，配置成：
在第一通信信道上接收管芯上终接(ODT)值；以及
指令所述管芯上参考信号生成器产生与所述ODT值相关联的预定参考信号；以及
配置成基于所述预定参考信号来均衡在第二通信信道上接收到的数据信号的接收机。
11.一种用于在访问经校准的存储器电路之前在多点分支总线上配置所述经校准的存储器电路的方法，所述方法包括：
由经校准的存储器电路中的管芯上映射逻辑来接收预定管芯上终接(ODT)值；
基于所述预定ODT值来从查找表中检索预定参考信号值；以及
指令管芯上参考信号发生器基于所述预定参考信号值来生成预定参考信号。
12.如权利要求11所述的方法，其特征在于，进一步包括应用所述预定ODT值以提供管芯上终接。
13.如权利要求11所述的方法，其特征在于，进一步包括基于从所述管芯上参考信号发生器接收到的所述预定参考信号来均衡在所述多点分支总线上接收到的数据信号。
14.一种多点分支存储器系统，包括：
包括命令总线和数据总线的多点分支总线；
连接至所述多点分支总线的存储器控制器；以及
连接至所述多点分支总线的至少一个存储器电路，所述存储器电路包括：
配置成在所述命令总线上从所述存储器控制器接收控制信号并且生成指令信号的管芯上映射逻辑；
配置成接收所述指令信号并且生成预定参考信号的管芯上参考信号发生器；以及
接收机，其被配置成接收所述预定参考信号以及在所述数据总线上接收从所述存储器控制器接收到的数据信号。
15.如权利要求14所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成通过向所述至少一个存储器电路提供校准信号来发起校准规程。
16.如权利要求15所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成在所述至少一个存储器电路的启动时发起所述校准规程。
17.如权利要求15所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成响应于预定触发事件而发起所述校准规程。
18.如权利要求17所述的多点分支存储器系统，其特征在于，所述预定触发事件是所述至少一个存储器电路中的温度变化或电压变化。
19.如权利要求15所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成基于预定校准区间来发起所述校准规程。
20.如权利要求15所述的多点分支存储器系统，其特征在于，所述至少一个存储器电路被配置成：
在所述命令总线上接收所述校准信号；
创建包含管芯上终接(ODT)值列和参考信号值列的查找表；
接收至少一个ODT值和均衡(EQ)设置；
基于所述至少一个ODT值和所述EQ设置来确定最优参考信号值；
在所述查找表的所述ODT值列和所述参考信号值列中分别存储所述至少一个ODT值和所述最优参考信号值。
21.如权利要求20所述的多点分支存储器系统，其特征在于，所述存储器控制器被进一步配置成：在访问所述至少一个存储器电路之前向所述至少一个存储器电路发送预定ODT值和预定EQ设置。
22.如权利要求21所述的多点分支存储器系统，其特征在于，所述管芯上映射逻辑被配置成：
基于所述预定ODT值来从所述查找表中检索预定参考信号值；以及
在所述指令信号中向所述管芯上参考信号发生器发送所述预定参考信号值。
23.如权利要求22所述的多点分支存储器系统，其特征在于，所述管芯上参考信号发生器被配置成：基于从所述管芯上映射逻辑接收到的所述预定参考信号值来生成所述预定参考信号。
24.如权利要求23所述的多点分支存储器系统，其特征在于，所述接收机被配置成基于所述预定参考信号来均衡所述数据信号。
25.如权利要求21所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成将内部定时调节成匹配所述预定ODT值和所述预定EQ设置。
26.如权利要求14所述的多点分支存储器系统，其特征在于，所述存储器控制器被配置成：基于为所述多点分支存储器系统确定的均衡(EQ)设置来对所述数据信号执行预传输均衡。
27.如权利要求26所述的多点分支存储器系统，其特征在于，所述接收机被配置成基于预定参考信号来对所述数据信号执行每分支均衡，其中所述预定参考信号被提供以补偿因所述预传输均衡而导致的缺陷。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110223722A (zh) * 2019-07-05 2019-09-10 晶晨半导体(上海)股份有限公司 获取数据接口门限电压的方法及系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935839B2 (en) * 2016-03-03 2018-04-03 Parade Technologies, Ltd. Display data channel snooping scheme for retimers
KR102451996B1 (ko) 2016-03-31 2022-10-07 삼성전자주식회사 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US10795592B2 (en) * 2017-05-05 2020-10-06 Dell Products, L.P. System and method for setting communication channel equalization of a communication channel between a processing unit and a memory
KR102407439B1 (ko) * 2017-12-05 2022-06-10 삼성전자주식회사 메모리 장치의 구동 강도, odt 트레이닝 방법, 이를 수행하는 컴퓨팅 시스템 및 시스템 온 칩

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101794198A (zh) * 2009-01-07 2010-08-04 硅系统公司 提高非易失性存储器操作性能的系统和方法
US8041865B2 (en) * 2008-08-04 2011-10-18 Qimonda Ag Bus termination system and method
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统
US20140192583A1 (en) * 2005-06-24 2014-07-10 Suresh Natarajan Rajan Configurable memory circuit system and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6807650B2 (en) 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
US7154493B2 (en) * 2003-03-13 2006-12-26 Microsoft Corporation Monitor interconnect compensation by signal calibration
US7542305B2 (en) 2004-08-25 2009-06-02 Ocz Technology Group, Inc. Memory module having on-package or on-module termination
US8816738B2 (en) 2008-03-18 2014-08-26 Micron Technology, Inc. Controlling slew rate performance across different output driver impedances
US7710144B2 (en) 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8949520B2 (en) * 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
US7848175B2 (en) 2009-01-29 2010-12-07 International Business Machines Corporation Calibration of memory driver with offset in a memory controller and memory device interface in a communication bus
US9152257B2 (en) * 2012-12-28 2015-10-06 Intel Corporation Low swing voltage mode driver
JP6184153B2 (ja) * 2013-04-18 2017-08-23 オリンパス株式会社 Ａｄ変換回路および撮像装置
KR20150142426A (ko) * 2014-06-12 2015-12-22 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 메모리들을 포함하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140192583A1 (en) * 2005-06-24 2014-07-10 Suresh Natarajan Rajan Configurable memory circuit system and method
US8041865B2 (en) * 2008-08-04 2011-10-18 Qimonda Ag Bus termination system and method
CN101794198A (zh) * 2009-01-07 2010-08-04 硅系统公司 提高非易失性存储器操作性能的系统和方法
CN102737718A (zh) * 2011-03-30 2012-10-17 联发科技股份有限公司 存储控制器与存储系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110223722A (zh) * 2019-07-05 2019-09-10 晶晨半导体(上海)股份有限公司 获取数据接口门限电压的方法及系统
CN110223722B (zh) * 2019-07-05 2021-04-27 晶晨半导体(上海)股份有限公司 获取数据接口门限电压的方法及系统

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