CN106533613A - 新型高速8b/10b编码电路技术 - Google Patents

Abstract

新型高速8B/10B编码电路技术发明涉及数字通信传输编码技术领域，用低时钟频率增加处理数据位宽的技术解决高速接口数据传输对高时钟频率的要求。本发明用于高速8B/10B编码电路，在125MHz下处理32bit数据得到40bit数据，相当于在500MHz频率下对8bit数据进行8B10B编码。通过对四组数据同时进行正负列表编码得到8组数据及极性，再由均衡检测控制模块输出4组10bit编码，最后高频输出10bit数据，解决了传输过程中时序紧张的问题以及降低了对器件、电路和芯片的要求。

Description

新型高速8B/10B编码电路技术

技术领域

本发明属于数字通信传输编码技术领域，是用低频工作的电路传输高频编码，其编码传输符合直流平衡特性。

背景技术

在电子产品高速发展的今天，对数据的处理的要求越来越高。8B10B是应用最广泛的的编码技术，它被用于串行SCSI，串行ATA，光纤链路，吉比特以太网，PCIExpress总线及IEEE1394b接口技术中。

市场对各种便携式设备使用需求的不断提高对8B10B编码技术要求也提出了更高的要求。在新一代的集成电路设计中，为了达到更高的传输速率以及减小芯片的占用面积，基本都采用查表和逻辑运算相结合的方法。实际电路中，由于芯片制造工艺，路径延迟，高频时钟会严重失真等因素，若设计的工作频率过高，可能会导致系统工作的不稳定，会出现破坏了电路中直流平衡及编码的正确性，影响了电路的稳定。所以控制电路的时钟频率也越来越变得重要起来。

本发明通过对高频8bit数据转换成低频32bit数据，将32bit数据分成4组8bit数据，再将四组数据同时进行正负列表编码得到8组数据及极性，再通过均衡检测控制模块输出4组10bit编码，最后高频输出10bit数据，解决了传输过程中时序紧张的问题以及降低了对器件、电路和芯片的要求。

发明内容

本文发明要解决的问题是：在保证正常的500MHz高速传输率的情况下，通过降频8B/10B转换电路在125MHz的情况下对32bit数据进行编码并进行40bit数据输出。

本发明的技术方案为：新型高速8B10B转换电路技术，将高频8bit数据转换成低频32bit数据进行分组并行编码和极性判断后通过均衡检测控制输出模块进行选择输出符合直流平衡特性的40bit数据，最后高频输出10bit数据。

编码单元和极性判断单元是型高速8B10B转换电路中重要的组成部分。每8bit数据通过编码模块编码后得到的数据在极性判断模块进行极性判断。

均衡检测控制输出模块是新型高速8B10B转换电路的至关重要是组成部分，该模块根据当前编码后10bit的极性来选择下一个10bit编码结果输出，保证了电路输出的直流平衡。

本发明的目的是降低了对编码电路的时序要求，提高了芯片工作的稳定性，也降低了对芯片工艺的要求。

本发明具有以下优点：1.在保证良好的传输速率下，保证信号传输的直流平衡及稳定性。

2.本发明更适合板级开发，对时钟频率的要求大大降低。

3.对芯片的要求降低，电路可移植性好，降低成产成本。

附图说明

图1是本发明提供的新型高速8B/10B编码电路技术的结构框架图。

图2是本发明提供的转换模块流程图。

图3是本发明提供的均衡控制输出结构框架图。

图4是本发明提供的实验结果图。

具体实施方式

参看图1，本发明的新型高速8B/10B编码电路技术实施起来比较简单，把编码、极性判断和控制输出分开来做，降低了对时序的要求。

高时钟频率下输入8bit数据，通过高速接口转换成32bit数据。32bit数据通过分组单元分为四组8bit数据（D1,D2,D3,D4），编码单元同时对每8bit数据进行编码，是控制码，进入控制码转换，不是控制码，进入3B/4B和5B/6B模块转换，极性判断单元对编码得到的数据进行极性判断，如图2。具体参见相关文献。

均衡检测控制模块，对编码后的数据根据当前的极性选择下一个编码结果的输出，保证输出数据满足直流平衡特性，如图3。32bit数据通过并行编码单元及极性检测单元后得到8个10bit数据及相应的极性，根据当前数极性来判断选择输出下一个数输出，最后得到直流平衡的40bit数据。

编码器的端口由7种信号rst,clk,kin[3:0],datain[7:0],data1[31:0],data2[39：0]，dataout[9:0]组成。rst是复位信号，clk是时钟信号，kin是K码标志，高电平有效，datain是输入数据，data1是组合成32bit的输入，data2是编码后组成的40bit数据，dataout是输出数据，按照上述的流程图进行编译，实际电路中，由于电路是由数字逻辑电路组成，电路的逻辑关系非常复杂，输出的数据会严重抖动导致工作不稳定，限制了芯片的最高工作速度和准确率。采用本发明的技术后，有效的避免因制造工艺及高频失真等原因限制了芯片处理数据的能力。

实验结果如图4，由于data1(32bit)数据和data2(40bit)数据显示太长，输入输出数据用16进制表示。从图中可以看出处理数据时钟频率是125MHz，整个电路的频率还是500MHz。输入数据为e3（H），e4（H），e5（H）e6（H）；data1为e3e4e5e6(H)；data2是 c44aea7991（H），转换成二进制表示为:1100010001001010111010100111100110010001（B）；输出10bit数据分别为311（H），0ae（H），38e（H），391（H）。图中可见输出数据符合不均等性非0的模块极性交替输出，达到了设计的要求。

Claims (12)

1.一种新型降频8B10B编码电路结构，包括：降频单元、数据分组单元、8B/10B编码单元、极性判断单元、均衡控制输出单元、数据合并单元及升频单元。

2.根据权利要求1所述的编码电路结构，其中，降频单元将高频8bit输入数据转换成低频32bit数据。

3.根据权利要求1所述的编码电路结构，其中，数据分组单元用以将输入的32bit数据分成4个8bit数据。

4.根据权利要求1所述的编码电路结构，其中，8B/10B编码单元用以对8bit数据进行编码。

5.根据权利要求4所述，对8bit数据按正负列表进行并行编码得到两个10bit数据。

6.根据权利要求5所述，如果8bit数据是特殊控制码，则直接进行编码得到10bit数据。

7.根据权利要求5所述，如果8bit数据是数据码，则把8bit数据分成高3位和低5位进行3B/4B和5B/6B转换得到10bit数据。

8.根据权利要求1所述的编码电路结构，其中，极性判断单元用以判断编码得到10bit数据的极性。“1”表示10bit数据中1和0的个数不等，“0”表示1和0的个数相等。

9.根据权利要求1所述的编码电路结构，其中，均衡检测控制输出单元用以将编码得到的数据根据极性进行选择输出保证输出代码符合直流平衡特性。

10.根据权利要求9所述，如果当前8bit编码选择输出10bit数据的极性为0，则下一个8bit编码选择与当前编码列表方式相同的编码方式得到的10bit数据输出；如果当前8bit编码选择输出10bit数据的极性为1，则下一个8bit编码选择与当前编码列表方式相异的编码方式得到的10bit数据输出。

11.根据权利要求1所述的编码电路结构 ，其中，数据组合单元用以对编码选择输出得到的4个10bit数据进行合并成一个40bit数据，再输出。

12.根据权利要求1所述的编码电路结构，其中，升频单元用以对权利要求11所述的40bit数据转换成高频10bit数据。