CN107180143A - 一种分析编码对信号传输影响的拓扑、方法及pcb走线方法 - Google Patents

Abstract

本发明公开了一种分析编码对信号传输影响的拓扑、方法及PCB走线方法，包括：阻抗放大器，配置在信号输入端，通过该阻抗放大器完成阻抗匹配后接入延时电路模块；延时电路模块，用于完成信号延时处理，其输出端接入限幅放大器；限幅放大器，配置在信号接收端，完成阻抗匹配后接收信号波形。本发明的一种分析编码对信号传输影响的拓扑、方法及PCB走线方法与现有技术相比，实用性强，适用范围广泛，此拓扑结构及对应方法不仅仅可以用于PCIe总线的分析，也可以运用到SATA、SAS等其他总线中去，增强服务器信号完整性，提高产品的品质。

Description

一种分析编码对信号传输影响的拓扑、方法及PCB走线方法

技术领域

本发明涉及PCB板高速信号完整性技术领域，具体地说是一种分析编码对信号传输影响的拓扑、方法及PCB走线方法。

背景技术

高速数字总量的不断扩充以及数据传输的实时性不断的发展使得人们对高速数据的传输速率有了更高更准确的要求。而随着数据速率的不断提升，信号质量恶化以及信号延迟的问题会显得十分突出。为了解决高速数据传输过程中的数据失真与传输错误等问题，通常要求数据编码具有强纠错能力，这样才能适合于高速传输的数据之后再进行传输，因此不同的编码方式就会被发明。比如8B/1OB 编码，此类编码方式正是针对高速局域网所研发的。此编码方式的在高速串行总线的发送端将输入的 8 bit 数据按照8B/10B的编码规则映射成10bit数据，再通过并串转换模块将并行数据串行输出，同样，在接收端则进行串并转换和10bit到8 bit的解码工作。8B/10B 编码是将一组连续的8bit 数据分解成高3位和低5位，对调两部分数据统一表示成DX.Y或 KX.Y。其中 D/K 分别表示数据代码和控制代码，X/Y表示数据的低5位和高3位。然后根据CRD(当前运行不一致 )的数值查找3B/4B与5B/6B 编码表，完成8B/10B的数据转换。这种编码方式可以保持电路中的DC平衡。通过该编码可以提高传输速度，完成嵌入时钟的还原，提高传输的正确率。

以8B/10B编码为例，该编码是PCIe总线协议规范的重要组成部分，通过8B/10B的编码方式可以维持DC平衡，提高传输的正确性以及实现比特流嵌入式时钟的恢复功能。8B/10B的编码方式能够减小高速传输的误码率。下表所示为PCIe总线协议中TLP数据包结构：

所示表格中TLP 数据包结构PCIe中每个数据包都由特定的K码作为开始和结束的界定符。开始 (STP)和结束帧 (END)的不一致性为0，这样可以预防不一致性从一个数据包影响下一个数据包。由于每次编码的不一致性只有0，±23 种结果，所以只要数据包的开始和结束等界定符没有发生错误，产生的 0、1 之间任意一个的错误转换都会检测出来。任何单个错误在10bit编码中都会改变编码的不一致性，因此10bit编码中的任何单个错误都会被及时检测出来。而通过不一致性检测不出来的最简单的错误形式就是发生了两次1与0的互相转换。对于2个或者更多的错误则需要采用CRC(CyclicRedundancy Check)校验的方法来进行检测。CRC校验多项式采用线性编码原理检测传输中的错误。CRC纠错可以检查出 10 bit编码块中任意的两个错误。如果采用16位校验码用来纠正10bit数据中的两处错误，那么一个数据包一次可以准确传输142个字节。在PCIe系统当中，采用16位校验码的模式，可以把未检测到的错误概率降低到15×10^-6。加上 8B/10B编码的不一致性检测可以减少一大半的上述随机错误。所以对于一个有16位校验码的数据包来说，基本上产生的错误大概为1×10^-5。8B/10B编码的这些特点大大提高了PCIe系统数据传输的正确性。

现有技术中，在信号接收端采用一个可控直流电压阈值的控制器来实现信号的接收。但是随着数据传输速率的提高，高性能的阈值控制器也越来越昂贵，而在阈值处的DC偏移也很容易造成脉冲宽度失真，从长远来看DC的偏移受到温度和使用年限的影响也比较大。相比于DC耦合，AC耦合更适合于高速的数据传输。在AC耦合的数据传输模式中允许器件工作在不同的直流电压下。但是，AC耦合的工作方式在高速数据传输中仍然存在问题。由于AC滤波器的截止频率不同，当数据变化频率比较低时低频数据会被滤波器过滤掉。也就是说，当高频数据中出现连续0或者1的数目比较多的时候会被当作低频数据过滤掉。

基于此，本发明提供一种能够有效解决上述问题的分析编码对信号传输影响的拓扑、方法及PCB走线方法。

发明内容

本发明的技术任务是针对以上不足之处，提供一种分析编码对信号传输影响的拓扑、方法及PCB走线方法。

一种分析编码对信号传输影响的拓扑，用于分析不同编码方式对信号传输的影响，其结构包括跨阻抗放大器、延时电路模块、限幅放大器，其中，

阻抗放大器配置在信号输入端，通过该阻抗放大器完成阻抗匹配后接入延时电路模块；

延时电路模块，用于完成信号延时处理，其输出端接入限幅放大器；

限幅放大器，配置在信号接收端，完成阻抗匹配后接收信号波形。

所述阻抗放大器、限幅放大器完成阻抗匹配分别通过并联电阻R1、R2实现，其中在信号输入端，阻抗放大器由输入端、输出端方向相反且相互并联的两个放大器组成，该阻抗放大器与电阻R1并联后的输出端连接到延时电路模块；在信号接收端，延时电路模块的输出端接入并联后的限幅放大器与电阻R2的输入端，该限幅放大器由输入端、输出端方向相反且相互并联的两个放大器组成。

在信号输入端还配置有光电二极管，该光电二极管的负极输入高速信号、正极连接上述并联的阻抗放大器和电阻R1的输入端。

所述电阻R1为大于等于100欧姆的电阻，通过该电阻可解决输入端阻抗不匹配的问题，实现从输入端输出匹配波形；相对应的，电阻R2为大于等于100欧姆的电阻，通过该电阻可解决接收端阻抗不匹配的问题，实现从接收端接收到理想信号波形。

所述延时电路模块采用滤波电路实现，该滤波电路包括两条支线，一条支线连接在并联后的阻抗放大器、电阻R1的输出端及并联后的限幅放大器、电阻R2的输入端之间；另一条支线连接在并联后的限幅放大器、电阻R2的输出端及并联后的阻抗放大器、电阻R1的输入端之间，且两条支线分别由相互串联的电阻R3、电容C1、电阻R4组成，及相互串联的电阻R5、电容C2、电阻R6组成。

一种分析编码对信号传输影响的拓扑方法，其实现步骤为：

一、首先通过仿真软件仿真建立上述拓扑结构；

二、在信号输入端接入高速总线，输入高速总线信号，在信号接收端接收到信号并将信号波形以波形图的形式在仿真软件中显示；

三、对信号输入端对数据进行编码预处理，然后输入预处理后的高速总线信号，最后以波形图的形式在仿真软件中显示；

四、比较步骤二、步骤三中的波形图，得出编码对信号传输的影响。

所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。

当高速总线采用PCIE总线时，其对应的编码采用的为8B/10B编码来克服拓扑中传输速度和截止频率之间的矛盾，基于上述步骤得到波形图后，该8B/10B编码通过检测前一个字符的不均衡性来决定后一个字符的编码选择：如果前一个字符是正不均衡性字符，则后一个就应该选择负不均衡性，从而使得整个比特流中保持0和1的平衡。

一种基于上述方法的PCB走线方法，其实现过程为：每次在走线之前，通过仿真软件仿真建立上述拓扑结构，然后输入不同编码的高速总线信号，获取不同编码的高速总线信号对走线影响的波形图，根据波形图，选择出最佳的编码走线方式。

所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。

本发明的一种分析编码对信号传输影响的拓扑、方法及PCB走线方法和现有技术相比，具有以下有益效果：

本发明的一种分析编码对信号传输影响的拓扑、方法及PCB走线方法提出的拓扑链路可以快速的得到数据传输的具体结果，得到不同编码方式下信号传输的具体仿真结果，可以借鉴此结果分析等其他高速总线信号；能够大大减少不同编码方式查分传输时的信号情况；实用性强，适用范围广泛，此拓扑结构及对应方法不仅仅可以用于PCIe总线的分析，也可以运用到SATA、SAS等其他总线中去，增强服务器信号完整性，提高产品的品质。

附图说明

附图1是本发明的拓扑结构简图。

附图2是本发明的拓扑具体结构示意图。

附图3为本发明采用及未采用PCIE总线、8B/10B编码时得到的波形图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步说明。

本发明提出不同编码方式对信号传输的具体影响，不同的编码方式正受到越来越广泛的重视，而本发明就是应用于不同编码方式的研究。

如附图1、图2所示，本发明提供一种分析编码对信号传输影响的拓扑，用于分析不同编码方式对信号传输的影响，包括跨阻抗放大器、延时电路模块、限幅放大器，其中，

阻抗放大器配置在信号输入端，通过该阻抗放大器完成阻抗匹配后接入延时电路模块；

延时电路模块，用于完成信号延时处理，其输出端接入限幅放大器；

限幅放大器，配置在信号接收端，完成阻抗匹配后接收信号波形。

所述阻抗放大器、限幅放大器完成阻抗匹配分别通过并联电阻R1、R2实现，其中在信号输入端，阻抗放大器由输入端、输出端方向相反且相互并联的两个放大器组成，该阻抗放大器与电阻R1并联后的输出端连接到延时电路模块；在信号接收端，延时电路模块的输出端接入并联后的限幅放大器与电阻R2的输入端，该限幅放大器由输入端、输出端方向相反且相互并联的两个放大器组成。

在信号输入端还配置有光电二极管，该光电二极管的负极输入高速信号、正极连接上述并联的阻抗放大器和电阻R1的输入端。

所述电阻R1为大于等于100欧姆的电阻，通过该电阻可解决输入端阻抗不匹配的问题，实现从输入端输出匹配波形；相对应的，电阻R2为大于等于100欧姆的电阻，通过该电阻可解决接收端阻抗不匹配的问题，实现从接收端接收到理想信号波形。

所述延时电路模块采用滤波电路实现，该滤波电路包括两条支线，一条支线连接在并联后的阻抗放大器、电阻R1的输出端及并联后的限幅放大器、电阻R2的输入端之间；另一条支线连接在并联后的限幅放大器、电阻R2的输出端及并联后的阻抗放大器、电阻R1的输入端之间，且两条支线分别由相互串联的电阻R3、电容C1、电阻R4组成，及相互串联的电阻R5、电容C2、电阻R6组成。

一种分析编码对信号传输影响的方法，其实现步骤为：

一、首先通过仿真软件仿真建立上述拓扑结构；

二、在信号输入端接入高速总线，输入高速总线信号，在信号接收端接收到信号并将信号波形以波形图的形式在仿真软件中显示；

三、对信号输入端对数据进行编码预处理，然后输入预处理后的高速总线信号，最后以波形图的形式在仿真软件中显示；

四、比较步骤二、步骤三中的波形图，得出编码对信号传输的影响。

所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。

下面以高速总线采用PCIE总线时，其对应的编码采用的为8B/10B编码为例，其具体操作过程为：

首先采用Cadence软件自带的sigxplorer软件建立的PCIE仿真拓扑结构。图2中为PCIE链路通过AC耦合方式进行连接，在端口处采用100Ω电阻进行匹配，中间加有传输线的延迟模型。此链路是为了仿真不同编码方式对信号传输影响的，U3、U4分别代表输入端和接收端，中间所用的电子器件为常见的电阻和电容。采用本文引入的链路结构后分别仿真采用8B/10B编码和未采用8B/10B编码的信号传输协议进行比对，得到图3，下面对图3进行具体分析：图3中虚线为高速信号未采用8B/10B编码方式，实线为高速信号采用8B/10B编码方式，可以看出当传输的相同数据变多时，由于时延的问题，传输的差分信号质量会变得越来越差，信号失真问题变得严重。为了改善 AC 耦合模式下的多位相同数据传输时信号失真，需要在滤波器的设计当中采用大电容。但是大电容的充放电时间比较长，对于数据的高速传输来不及做出相应反应。为了克服 AC耦合中传输速度和截止频率之间的矛盾，在高速数据传输采用 8B/10B编码对数据进行预处理。经过编码后的数据中连续相同的数据最多5位，确保数据有足够的转换率。8B/10B编码通过检测前一个字符的不均衡性来决定后一个字符的编码选择。如果前一个字符是正不均衡性字符，则后一个就应该选择负不均衡性。这种连续不均衡机制使得整个比特流中尽量保持了0和1的平衡。10位传送代码可以支持所有的256种8位组合，并且利用剩余组合中的一些编码构成特定的控制码,在两位相同的二进制数据后紧跟着五位与前两位不同的二进制连续串，这种特殊的格式使其与一般的数据编码区分开。

为了进一步证明8B/10B编码方式更好的改善PCIE数据传输系统的信号完整性问题，在本文中采用的电平标准为LVDS(低压差分信号)。与传统的TTL和LVCOM 等电平标准相比较，LVDS不仅能够提高数据传输速度，而且能够缓解高转换率带来的 EMI 等问题，明显改善了高速数据传输过程中的信号完整性问题。编码后的数据传输很好地改善了高速串行数据传输中的信号传输速度以及信号失真等问题。

8B/10B编码改善了AC耦合与快速传输之间的矛盾，提高了数据传输速率。编码特点也帮助提高了数据传输的准确度。利用编码的冗余特点实现的内嵌时钟改善了 PCB 的传输性能。8B/10B 极大地提高了高速串行数据传输的性能。

也就是说，在采用8B/10B编码后得到的波形恰好满足期望形式，而未采用8B/10B编码方式得到的波形恰好相反，这种波形将会使电子器件做出相反的判断，从而影响服务器整体系统的性能，降低系统的寿命。由于PCIe总线速率会不断的提升，在以后可能会出现PCIe4.0、PCIe5.0等总线情况，运用此拓扑结构可以快速的分别出那种编码方式更加的适合于不同的总线协议情况。

一种基于上述方法的PCB走线方法，其实现过程为：每次在走线之前，通过仿真软件仿真建立上述拓扑结构，然后输入不同编码的高速总线信号，获取不同编码的高速总线信号对走线影响的波形图，根据波形图，选择出最佳的编码走线方式。

所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。

在整个PCB设计中，不同走线的情况会很大的影响信号的质量，而信号的不同编码方式将影响信号的工作方式，运用一种简便实用的拓扑结构将快速的判断出不同编码方式对信号的影响情况，而本文正是基于此想法后提出这种拓扑结构，能够大大减少不同编码方式查分传输时的信号情况。

通过上面具体实施方式，所述技术领域的技术人员可容易的实现本发明。但是应当理解，本发明并不限于上述的具体实施方式。在公开的实施方式的基础上，所述技术领域的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。

除说明书所述的技术特征外，均为本专业技术人员的已知技术。

Claims (10)

1.一种分析编码对信号传输影响的拓扑，其特征在于，包括跨阻抗放大器、延时电路模块、限幅放大器，其中，

阻抗放大器配置在信号输入端，通过该阻抗放大器完成阻抗匹配后接入延时电路模块；

延时电路模块，用于完成信号延时处理，其输出端接入限幅放大器；

限幅放大器，配置在信号接收端，完成阻抗匹配后接收信号波形。

2.根据权利要求1所述的一种分析编码对信号传输影响的拓扑，其特征在于，所述阻抗放大器、限幅放大器完成阻抗匹配分别通过并联电阻R1、R2实现，其中在信号输入端，阻抗放大器由输入端、输出端方向相反且相互并联的两个放大器组成，该阻抗放大器与电阻R1并联后的输出端连接到延时电路模块；在信号接收端，延时电路模块的输出端接入并联后的限幅放大器与电阻R2的输入端，该限幅放大器由输入端、输出端方向相反且相互并联的两个放大器组成。

3.根据权利要求2所述的一种分析编码对信号传输影响的拓扑，其特征在于，在信号输入端还配置有光电二极管，该光电二极管的负极输入高速信号、正极连接上述并联的阻抗放大器和电阻R1的输入端。

4.根据权利要求2或3所述的一种分析编码对信号传输影响的拓扑，其特征在于，所述电阻R1为大于等于100欧姆的电阻，通过该电阻可解决输入端阻抗不匹配的问题，实现从输入端输出匹配波形；相对应的，电阻R2为大于等于100欧姆的电阻，通过该电阻可解决接收端阻抗不匹配的问题，实现从接收端接收到理想信号波形。

5.根据权利要求4所述的一种分析编码对信号传输影响的拓扑，其特征在于，所述延时电路模块采用滤波电路实现，该滤波电路包括两条支线，一条支线连接在并联后的阻抗放大器、电阻R1的输出端及并联后的限幅放大器、电阻R2的输入端之间；另一条支线连接在并联后的限幅放大器、电阻R2的输出端及并联后的阻抗放大器、电阻R1的输入端之间，且两条支线分别由相互串联的电阻R3、电容C1、电阻R4组成，及相互串联的电阻R5、电容C2、电阻R6组成。

6.一种分析编码对信号传输影响的拓扑方法，其特征在于，其实现步骤为：

一、首先通过仿真软件仿真建立上述拓扑结构；

二、在信号输入端接入高速总线，输入高速总线信号，在信号接收端接收到信号并将信号波形以波形图的形式在仿真软件中显示；

三、对信号输入端对数据进行编码预处理，然后输入预处理后的高速总线信号，最后以波形图的形式在仿真软件中显示；

四、比较步骤二、步骤三中的波形图，得出编码对信号传输的影响。

7.根据权利要求6所述的一种分析编码对信号传输影响的拓扑方法，其特征在于，所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。

8.根据权利要求7所述的一种分析编码对信号传输影响的拓扑方法，其特征在于，当高速总线采用PCIE总线时，其对应的编码采用的为8B/10B编码来克服拓扑中传输速度和截止频率之间的矛盾，基于上述步骤得到波形图后，该8B/10B编码通过检测前一个字符的不均衡性来决定后一个字符的编码选择：如果前一个字符是正不均衡性字符，则后一个就应该选择负不均衡性，从而使得整个比特流中保持0和1的平衡。

9.一种基于上述方法的PCB走线方法，其特征在于，其实现过程为：每次在走线之前，通过仿真软件仿真建立上述拓扑结构，然后输入不同编码的高速总线信号，获取不同编码的高速总线信号对走线影响的波形图，根据波形图，选择出最佳的编码走线方式。

10.根据权利要求9所述的一种PCB走线方法，其特征在于，所述高速总线包括PCIE总线、SATA总线、SAS总线，其对应的编码为包括8B/10B编码、64B/66B的线路/信道编码技术。