CN218734353U - 数据接口装置、传感器系统和数据采集设备 - Google Patents

Abstract

本申请公开了一种数据接口装置、传感器系统和数据采集设备，其中，在数据接口装置中设置了并串转换单元、编码单元、输出驱动单元和摆幅补偿电路，其中并串转换单元接收并行数据转换为第一串行数据和第二串行数据；编码单元在均衡控制位接收的信号控制下，将第一串行数据和第二串行数据编码成第一驱动控制信号和第二驱动控制信号；输出驱动单元在第一驱动控制信号第二驱动控制信号驱动下输出差分模拟信号，且差分模拟信号的能量幅值经均衡处理；摆幅补偿电路在选择控制端的信号控制下，增加输出驱动单元输出的差分模拟信号的摆幅。本申请具有结构简单，输出摆幅和均衡可以灵活调节的特点。

Description

数据接口装置、传感器系统和数据采集设备

技术领域

本申请实施例涉及数据传输技术，具体涉及一种数据接口装置、传感器系统和数据采集设备。

背景技术

数据接口装置包括发射模拟信号的数据接口装置，其用于根据传输介质、传输路径长度等将所接收到的数字信号转换成模拟信号，以便在传输介质中传输。数据接口装置还包括接收模拟信号的数据接口装置，其用于将来自传输介质的模拟信号恢复成数字信号。

在一些数据传输技术中，为了从模拟信号中恢复出数字信号，各数据接口装置需要根据模拟信号的传输方式来选择发射和接收的电路系统，以便保证经过传输介质后模拟信号具备电路分辨能力级的可识别的信号变化，如此保证接收侧的数据接口装置能从模拟信号中提取数字信号。

其中，由于电信号为高频信号，因此，相应的信号输出接口的传输速率也相应提高。高速串行链路(SERDES，Serializer/Deserializer的缩写)作为一种点对点的通信技术，通过串行和解串的方式来实现高速通信，由于其具有降成本、抗干扰和低损耗等特点，在许多接口中得到了广泛的应用，SERDES技术中常用的接口标准一般采用低电压差分信号传输技术，比如LVDS(350mV差分输出)。然而有些特殊的应用场景需要差分输出在800mV以上，而高摆幅对于高速信号意味着高功耗、高噪声和高损耗。

发明内容

本申请提供一种数据接口装置、传感器系统和数据采集设备，以在提高输出摆幅的同时，降低无线电数据传输的功耗，有效补偿数据在信道中的衰减，减少噪声。

在第一方面，本申请提供一种数据接口装置，包括：

并串转换单元，用于将所接收的并行数据转换为第一串行数据和第二串行数据，并予以输出；其中，所述第一串行数据与所述第二串行数据存在设定时间间隙；

编码单元，包含均衡控制位，所述编码单元与所述并串转换单元耦接；在所述均衡控制位所接收的信号控制下，所述编码单元将所述第一串行数据和所述第二串行数据编码成第一驱动控制信号和第二驱动控制信号，并予以输出；

输出驱动单元，耦接于所述编码单元，用于在所述第一驱动控制信号和第二驱动控制信号的驱动控制下，输出差分模拟信号；其中，在所述第一串行数据或所述第二串行数据中低电平和高电平之间跳变后的时钟周期内，所述差分模拟信号的能量幅值是经均衡处理的；

所述输出驱动单元包括摆幅补偿电路，包含选择控制端，耦接于所述输出驱动单元；所述摆幅补偿电路在所述选择控制端的信号控制下，增加所述输出驱动单元输出的所述差分模拟信号的摆幅。

在第二方面，本申请提供一种传感器系统，包括雷达传感器，所述雷达传感器集成有如第一方面任一项所述的数据接口装置。

在第三方面，本申请提供一种数据采集设备，包括雷达传感器，所述雷达传感器集成有如第一方面任一项所述的数据接口装置。

本申请提供的数据接口装置、传感器系统和数据采集设备，在数据接口装置中设置了并串转换单元、编码单元、输出驱动单元和摆幅补偿电路，其中并串转换单元接收并行数据转换为第一串行数据和第二串行数据并予以输出，第一串行数据与第二串行数据存在设定时间间隙；编码单元与并串转换单元耦接，在均衡控制位接收的信号控制下，将第一串行数据和第二串行数据编码成第一驱动控制信号和第二驱动控制信号并予以输出；输出驱动单元耦接于编码单元，在第一驱动控制信号第二驱动控制信号驱动下输出差分模拟信号，且差分模拟信号的能量幅值经均衡处理；摆幅补偿电路耦接于输出驱动单元，在选择控制端的信号控制下，增加输出驱动单元输出的差分模拟信号的摆幅。本申请实施例通过设置摆幅补偿电路，不仅提高了输出摆幅，以使其适合大摆幅场景下的应用，另外还集成了信道均衡功能，可以补偿信道能量传输的损耗，具有结构简单，输出摆幅和均衡可以灵活调节的特点。

附图说明

图1为本申请一种数据发射接口装置的硬件架构框图。

图2为本申请一种并串转换单元的电路结构示意图。

图3为本申请第一串行信号输出器的一种电路结构示意图。

图4为本申请第二串行信号输出器的一种电路结构示意图。

图5为本申请一种编码单元的电路结构示意图。

图6为本申请中第三模拟信号中经均衡处理的波形示意图。

图7为本申请输出驱动单元的一种电路结构示意图。

图8为本申请输出驱动单元的另一种电路结构示意图。

图9为本申请结合图2和8所提供的示例而提供的一种数据发射接口装置的电路结构示意图。

图10为本申请一种数据接收接口装置的电路结构示意图。

图11为本申请一种均衡器单元的电路结构示意图。

图12为本申请均衡器单元中的频谱示意图。

图13为本申请数据接口装置中输入单元的一种电路结构示意图。

图14为本申请数据接口装置中校正电路的一种电路结构示意图。

图15为本申请校正电路中检测子电路的一种电路结构示意图。

图16为本申请校正电路中的校正控制子电路处理至少一次检测信号的一种处理逻辑流程图。

图17为本申请数据接收接口装置的另一种硬件架构示意图。

图18为本申请数据接收接口装置中时钟恢复控制单元的一种电路结构示意图。

图19为本申请数据接收接口装置中移相检测电路结构的时序示意图。

图20为本申请数据接收接口装置中移相控制电路结构的一种电路结构示意图。

图21为本申请数据接收接口装置中第二移位判决电路的一种电路结构示意图。

图22为本申请数据接收接口装置中第二相位调整电路调整相位区间的条件-状态转换示意图。

图23为本申请数据接收接口装置中时钟恢复控制单元的电路结构示意图。

图24为本申请数据接收接口装置中第一相位调整电路调整二进制相位值的条件-状态转换示意图。

图25为本申请传感器系统的硬件结构示意图。

图26为本申请数据采集设备的硬件结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。

在一些数据传输技术中，数据接口装置与利用可传导信号的材料制成的信道耦接，以实现将模拟信号通过信道传输给另一数据接口装置的目的。其中，所述信道举例包括：微带线、同轴线缆、或光纤等。

术语“耦接的”或“耦接”根据使用该术语的上下文可以具有几种不同的含义。例如，术语耦接可以具有机械耦接或电气耦接的含义。如本文所使用的，术语“耦接的”或“耦接”可以表示两个元件或器件可以彼此直接连接或通过一个或多个中间元件或器件经由电气元件、电信号或机械元件(例如但不限于，举例来说，电线或电缆，这取决于具体应用)彼此连接。本文中所述的耦接举例包括：直接的电连接、电感应连接、或光耦连接等。例如，利用半导体制造工艺中所使用的连接方式实现两个电器件之间的电连接。又如，利用光耦组件、或电感感应组件等非接触的连接方式实现两个电器件之间的信号连接。再如，利用芯片引脚和插槽之间的连接方式辅助两个电器件之间电连接或信号连接等。

为便于描述，在本申请实施例中，将发出模拟信号的数据接口装置称为数据发射接口装置，以及将接收模拟信号的数据接口称为数据接收接口装置。

在一些数据传输技术中，数据发射接口装置和数据接收接口装置利用信道传输以差分信号表示的模拟信号，由此减少传输时钟信号的信道。该种数据发射接口装置和数据接收接口装置包括：LVDS接口装置、或Serdes接口装置等。在使用差分信号表示的模拟信号传输过程中，通常采用两路信道来传输该差分信号。当该两路信道较长时，容易产生对高频信号滤波，和/或信号干扰、衰减等实际情况。在所传输的如10GHz及以上频率的模拟信号时，该种情况更为突出。

为此，本申请提供一种数据发射接口装置，旨在应用于如传感器所在的感测系统中，并将传感器所产生的基带数字信号、测量数据、或目标检测数据等数字信号转换成模拟信号，以及保障相应模拟信号经信道传输至数据接收接口装置处时，有助于数据接收接口装置准确地解析。其准确度能满足感测系统的误差精度。以包含传感器的感测系统应用于汽车的自动辅助驾驶系统为例，所述感测系统中的数据处理装置与传感器之间的信道长度与传感器在车身的安装位置及车身长度等相关；当所述数据发射接口装置通过信道(或者通过信道及信道上的中继器)，将传感器所产生的各种数字信号发送至数据接收接口装置时，所述数据接收接口装置易于从所接收的摆幅的模拟信号中准确地提取出数字信号，由此满足自动辅助驾驶系统对传感器输出数据/信号的准确度的需要。

为了便于描述，本申请中数据发射接口装置发射至信道的模拟信号称为第三模拟信号，以及数据接收接口装置所接收的模拟信号称为第一模拟信号。其中，第一模拟信号为第三模拟信号经信道传输后衰减、并叠加了信道噪声等形成的模拟信号。此外，本申请中数字信号和模拟信号表示不同形式的数据信号，本质均为数据或信号的概念，例如数字形式的数据或信号可以数字信号代称。

请参阅图1，其显示为一种数据发射接口装置的硬件架构框图。其中，所述数据发射接口装置1包括：并串转换单元11、编码单元12、和输出驱动单元13。

所述并串转换单元用于将传感器中产生的并行数字信号即所接收到的并行数据，转换为第一串行数字信号和第二串行数字信号并予以输出。

在此，所述并串转换单元按照并行数字信号中从高到低、或从低到高的位顺序，输出第一串行数字信号和第二串行数字信号。其中，所述第一串行数字信号与所述第二串行数字信号的电平变化相同，且存在设定时间间隙。换言之，所述第一串行数字信号和第二串行数字信号为彼此之间间隔预设延时时长的同向信号(或反向信号)。其中，所述延时时长(又称码元时间间隙)是基于所述并串转换单元的工作时钟信号的脉宽而确定的。例如，所述延时时长为该工作时钟信号的半周期。

请参阅图2，其显示为一种并串转换单元的电路结构示意图。所述并串转换单元11包括并串转换器110，以及级联的第一串行输出器111、和第二串行输出器112。其中，所述并串转换器110在第一工作时钟信号DIV_1的控制下工作，第一串行输出器111和第二串行输出器112在第二工作时钟信号DIV_2的控制下工作。所述第一工作时钟信号DIV_1和第二工作时钟信号DIV_2是具有分频/倍频关系的，具体可由分频器分别提供(图中未示出)。以并串转换单元11全速率输出串行信号为例，若并串转换器将并行数字信号为10位数字信号转换为2位串行数字信号，且第一串行输出器和第二串行输出器输出该2位串行数字信号，则所述第一工作时钟信号DIV_1和第二工作时钟信号DIV_2的频率比为1：5。

所述并串转换器用于将所接收的并行数字信号TXD<n:0>按照奇偶位转换成两路串行数字信号，该两路串行数据为边沿错开的奇偶两路半速率串行数据。其中，n为＞1的整数，例如，n＝8或10。

所述第一串行信号输出器与所述并串转换器耦接，用于在所接收的第二工作时钟信号控制下，将所接收到的奇偶位信号依次交替输出以形成所述第一串行数字信号D_MAIN。

在此，所述并串转换器在第二工作时钟信号DIV_2的控制下，将并行数字信号中的从高到低位的顺序(或者从低位到高位的顺序)中的奇位和偶位的两信号分别通过各自对应的奇信号输出端EVEN和偶信号输出端ODD予以输出。第一串行信号输出器在第二工作时钟信号DIV_2的控制下依次将所接收的奇位信号和偶位信号予以输出。以第一串行信号输出器以全速率输出第一串行数字信号为例，仅响应于第二工作时钟信号DIV_2的上跳沿或下跳沿，第一串行信号输出器按照第二工作时钟信号DIV_2的时钟周期输出串行数字信号。以第一串行信号输出器以半速率输出第一串行数字信号为例，响应于第二工作时钟信号DIV_2的上跳沿和下跳沿，第一串行信号输出器按照第二工作时钟信号DIV_2的时钟半周期输出串行数字信号。

请参阅图3，其显示为第一串行信号输出器的一种电路结构示意图。所述第一串行信号输出器包括两个触发器D11、D12(第一上升沿D触发器和第一下降沿D触发器)，控制器C1(第一选择器)、和第一输出器P1。其中，触发器D11(第一上升沿D触发器)的输入端 (D端)连接奇信号输出端EVEN，触发器D11(第一上升沿D触发器)的控制端(又称使能端)接收第二工作时钟信号DIV_2，触发器D11(第一上升沿D触发器)的输出端(Q端) 分别连接控制器C1(第一选择器)的第一输入端和第二串行信号输出器。触发器D12(第一下降沿D触发器)的输入端(D端)连接偶信号输出端ODD，触发器D12(第一下降沿D 触发器)的控制端(又称使能端)接收第二工作时钟信号DIV_2的反向信号，触发器D12 (第一下降沿D触发器)的输出端(Q端)分别连接控制器C1(第一选择器)的第二输入端和第二串行信号输出器。控制器C1(第一选择器)的输出端耦接第一输出器P1的第一输入端，第一输出器P1的第二输入端接收第一极性控制信号P_0，第一输出器P1的输出端输出所述第一串行数据，即第一串行数字信号D_MAIN。第一输出器P1可选地为比较器、或与门器件，示例性地，可以为异或门，以提高输出信号的电平稳定性。在一些示例中，如图 3的虚线框所示，第一串行信号输出器还包括第一占空比校准电路DCC1以提高第二工作时钟信号DIV_2中脉宽占比稳定性；对应地，所述第一占空比校准电路DCC1接收第二工作时钟信号DIV_2并将其输出至控制器C1(第一选择器)的控制端。

在第二工作时钟信号DIV_2的控制下，以半速率传输串行数字信号为例，在第二工作时钟信号DIV_2的一个时钟周期内：在第二工作时钟信号DIV_2的高电平有效期间，触发器 D11(第一上升沿D触发器)、控制器C1(第一选择器)、和第一输出器P1所形成的信号通路输出奇位信号，在第二工作时钟信号DIV_2的低电平有效期间，触发器D12(第一上升沿 D触发器)、控制器C1(第一选择器)、和第一输出器P1所形成的信号通路输出偶位信号。

所述第二串行信号输出器与所述第一串行信号输出器级联，用于按照所述延时时长，将所述第一串行信号转换器所传递的第一串行数字信号D_MAIN作为第二串行数字信号D_POST予以输出。

所述第二串行信号输出器在第二工作时钟信号DIV_2的控制下，将所接收的奇位信号和偶位两信号依次输出，以形成第二串行数字信号D_POST。以第二串行信号输出器以全速率输出第二串行数字信号为例，仅响应于第二工作时钟信号DIV_2的下跳沿或上跳沿，第二串行信号输出器按照第二工作时钟信号DIV_2的时钟周期输出第二串行数字信号D_POST。以第二串行信号输出器以半速率输出第二串行数字信号为例，响应于第二工作时钟信号DIV_2 的下跳沿和上跳沿，第二串行信号输出器按照第二工作时钟信号DIV_2的时钟半周期输出第二串行数字信号D_POST。其中，第二串行信号输出器比第一串行信号输出器延时一个码元时间间隙(即第二工作时钟信号DIV_2的时钟半周期)。

请参阅图4，其显示为第二串行信号输出器的一种电路结构示意图。所述第二串行信号输出器包括两个触发器D21、D22(第二下降沿D触发器和第二上升沿D触发器)，控制器C2(第二选择器)、和第二输出器P2。其中，触发器D21(第二下降沿D触发器)的输入端 (D端)连接第一串行信号输出器的触发器D11(第一上升沿D触发器)的输出端D11_output，触发器D21(第二下降沿D触发器)的控制端(又称使能端)接收第二工作时钟信号DIV_2 的反向信号，触发器D21(第二下降沿D触发器)的输出端(Q端)连接控制器C2(第二选择器)的第一输入端。触发器D22(第二上升沿D触发器)的输入端(D端)连接第一串行信号输出器的触发器D12(第一下降沿D触发器)的输出端D12_output，触发器D22(第二上升沿D触发器)的控制端(又称使能端)接收第二工作时钟信号DIV_2，触发器D22 (第二上升沿D触发器)的输出端(Q端)连接控制器C2(第二选择器)的第二输入端。控制器C2(第二选择器)的输出端耦接第二输出器P2的第一输入端，第二输出器P2的第二输入端接收第二极性控制信号P_1，第二输出器P2的输出端输出第二串行数据，即第二串行数字信号D_POST。第二输出器P2可选地为比较器、或与门器件，示例性地，可以为异或门，以提高输出信号的电平稳定性。在一些示例中，如图4的虚线框所示，第二串行信号输出器还包括第二占空比校准电路DCC2以提高第二工作时钟信号DIV_2中脉宽占比稳定性；对应地，所述第二占空比校准电路DCC2接收第二工作时钟信号DIV_2并将其输出至控制器 C2的控制端。所述第二占空比校准电路DCC2与第一占空比校准电路DCC1为同一器件或为独立的两个器件。

在第二工作时钟信号DIV_2的控制下，以半速率传输串行数字信号为例，在第二工作时钟信号DIV_2的一个时钟周期内：在第二工作时钟信号DIV_2的低电平有效期间，触发器 D21、控制器C2、和输出器P2所形成的信号通路输出奇位信号，在第二工作时钟信号DIV_2 的高电平有效期间，触发器D22、控制器C2、和输出器P2所形成的信号通路输出偶位信号。

上述采用半速率结构的并串转换单元，将所接收的n位并行数字信号先转换成奇偶两位数字信号，然后再经过控制器(如二选一的选择器)转换成一位的串行数字信号。由于采用半速率结构，所以其所需时钟频率为串行数据率的一半，一方面它降低了对时钟的要求，但另外一方面，由于用到时钟的高低电平，所以其对时钟的占空比很敏感，时钟占空比直接影响的输出串行数据眼图的jitter(抖动)，所以在时钟路径上加上DCC来校正时钟占空比，使其偏差在一定的范围内。图中D_MAIN为最终输出的第一串行数字信号，D_POST相比 D_MAIN延迟一个码元时间间隙，主要用于后面的信道均衡。信号P_0和P_1可以分别控制D_MAIN和D_POST的极性。所述第一串行数字信号D_MAIN和第二串行数字信号D_POST 输出至数据发射接口装置的编码单元。

所述编码单元与所述并串转换单元耦接，用于根据预设的均衡系数将所述第一串行数据和第二串行数据编码成第一驱动控制数字信号和第二驱动控制数字信号，并予以输出。具体地，该编码单元包含均衡控制位，用于预设均衡系数。其中，所述均衡系数旨在供输出驱动单元调整所输出的第三模拟信号中部分电压的摆幅，以提高其高频区段在信道传输过程中的抗滤波能力，所述均衡系数举例包括用于预加重的均衡系数，或用于去加重的均衡系数。所述均衡系数是根据数据发射接口装置和数据接收接口装置之间的传输距离、信道介质等预先设置的。例如，所述编码单元提供可供编辑的均衡系数编码器，如温度计编码器。温度计编码器的输出端耦接均衡控制位，温度计编码器通过温度计编码控制第一串行数据和第二串行数据编码形成第一驱动控制信号和所述第二驱动控制信号。该均衡系数编码器根据外部输入的编码指令产生控制信号，以供所述编码单元对所接收的第一串行数字信号D_MAIN和第二串行数字信号D_POST进行编码操作。

其中，所述编码单元利用多路数字电路编码的方式来对第一串行数字信号D_MAIN和第二串行数字信号D_POST进行编码操作，有效利用半导体制造工艺在有限尺寸范围内将数据发射接口装置与传感器集成在一块芯片内。

请参阅图5，其显示为一种编码单元的电路结构示意图。所述编码单元包括：两路差分转换器SD1和SD2(正数据单端转差分单元和负数据单端转差分单元)、编码器组 MUX1<m:1>、MUX2<m:1>(正数据选择器阵列和负数据选择器阵列)，其中，m＞1，例如 m＝14。其中，差分转换器SD1(正数据单端转差分单元)将第一串行数字信号D_MAIN转换成差分形式的串行信号DP_MAIN和DN_MAIN(第一差分正数据和第一差分负数据)。差分转换器SD2(负数据单端转差分单元)将第二串行数字信号D_POST转换成差分形式的串行信号DP_POST和DN_POST(第二差分正数据和第二差分负数据)。以第一串行数字信号 D_MAIN和第二串行数字信号D_POST为具有延时时长的相同信号为例，为便于描述，举例串行信号DP_MAIN和DP_POST为具有延时时长的相同信号，以及串行信号DN_MAIN和 DN_POST为具有延时时长的相同信号；以及串行信号DP_MAIN和DN_MAIN为同步的反向信号，串行信号DP_POST和DN_POST为同步的反向信号。

编码器组MUX1<m:1>(正数据选择器阵列)接收串行信号DP_MAIN和DN_POST，并依据所接收的控制信号中的各控制位，对串行信号DP_MAIN和DN_POST进行编码，并输出第一驱动控制数字信号DP_INT。其中，各编码器组受均衡系数编码器所输出的控制信号控制。编码器组MUX2<m:1>(负数据选择器阵列)接收串行信号DN_MAIN和DP_POST，并依据所接收的控制信号中的各控制位，对串行信号DN_MAIN和DP_POST进行编码，并输出第二驱动控制数字信号DN_INT。

其中，所述编码器组MUX1<m:1>(正数据选择器阵列)和编码器组MUX2<m:1>(负数据选择器阵列)可具有相同的电路结构。以编码器组MUX1<m:1>(正数据选择器阵列) 为m个二选一选择器构成的编码器组为例，编码器组MUX1<m:1>(负数据选择器阵列)中的各选择器均依据所接收的控制信号中的对应控制位的高电平或低电平，对串行信号 DP_MAIN和DN_POST进行选择，以输出m位的第一驱动控制数字信号DP_INT。

在均衡控制位所接收的信号控制下，编码器组MUX1<m:1>(正数据选择器阵列)中的至少一个第三选择器选择输出第二差分负数据，编码器组MUX2<m:1>(负数据选择器阵列) 中的至少一个第三选择器选择输出所述第二差分正数据。本示例中，通过温度计编码(Thermometer decoder)来控制二选一选择器，从而产生输出驱动单元所需要的控制信号。例如，信号D_MAIN和D_POST通过单端转差分转换器分别转成DP_MAIN和DN_MAIN，以及DP_POST和DN_POSTN；然后这两组信号分别接到15个两个二选一选择器最终转成 DP_INT和DN_INT输出。其中二选一选择器由温度计编码控制，当信道需要高的补偿量时，可以通过二选一选择器更多的选择DP_POST和DN_POST输出，而且均衡量可以通过温度计编码逐个增加，能够做到很精准。

由于第一驱动控制数字信号DP_INT和第二驱动控制数字信号DN_INT分别是根据所接收的具有延时时长的差分信号对{DP_MAIN，DN_POST}和{DN_MAIN，DP_POST}以相同编码方式编码得到的，因此，第一驱动控制数字信号DP_INT和第二驱动控制数字信号 DN_INT中包含在一个时钟周期内包含可供后续电路按照该延时时长进行预加重(或预去重) 处理的控制变化。在第一驱动控制数字信号DP_INT和第二驱动控制数字信号DN_INT的控制下，输出驱动单元经电压等幅摆动的均衡处理的差分信号，即第三模拟信号。

所述输出驱动单元耦接于所述编码单元，用于选择在所述第一驱动控制数字信号的驱动控制下，产生表示所述第一串行数字信号中0或1中的其中之一的模拟信号；或者选择在所述第二驱动控制数字信号的驱动控制下，产生表示所述第一串行数字信号中0或1中的其中另一的模拟信号；以及依时序输出相应的模拟信号以形成第三模拟信号。其中，所述第三模拟信号在选择切换后的所述延长时长内的能量幅值是经所述预加重/去加重均衡处理的。例如，请参阅图6，其显示为第三模拟信号中原始信号和经均衡处理信号的波形对比示意图，其中，差分信号在时隙T1、T2中经输出驱动单元进行均衡处理。

在此，所述输出驱动单元包含多个受控电源电路(例如数模转换驱动器，DAC驱动器)，以在第一驱动控制数字信号和第二驱动控制数字信号的控制变化下，生成经均衡处理的差分模拟信号。其中，通过选择多个受控电源电路来提供大摆幅的信号输出需求，一方面减小大功率驱动电路中电器件尺寸无法集成的难度，另一方面，有效提高控制精度。各受控电源电路可为产生相同电信号的电路，或者配置为可产生不完全相同的电信号的电路。所述输出驱动单元包含两组受控电源电路，即，第一受控电源电路组和第二受控电源电路组，每组受控电源电路的数量分别对应于所接收的第一驱动控制数字信号的、或第二驱动控制数字信号的最大位数。其中，第一受控电源电路组连接输出驱动单元的正极差分输出端TXP，简称正输出端；第二受控电源电路组连接输出驱动单元的负极差分输出端TXN，简称负输出端。由此输出单路的用差分信号表示的第三模拟信号。

为了输出能量幅值摆动对称的第三模拟信号，在一些示例中，请参阅图7，其显示为输出驱动单元的一种电路结构示意图。所述第一受控电源电路组和第二受控电源电路组的电路结构相同。以第一受控电源电路组为例，第一受控电源电路组中包含m个并联的第一受控电源电路，第一驱动控制数字信号中的每一控制位对应控制一个第一受控电源电路中的受控开关。其中，在间隔所述延时时长的两组第一驱动控制数字信号DP_INT的控制下，m个并联的第一受控电源电路产生经均衡处理的模拟信号并输出至输出驱动单元13的正输出端TXP。与第一受控电源电路组不同的是，第二受控电源电路组产生经均衡处理的模拟信号并输出至输出驱动单元13的负输出端TXN。

具体地，所述受控电源电路可包括PMOS管、NMOS管、第一电阻RU1、第二电阻RU2(可选第一电阻RU1和第二电阻RU2阻值相同，图中均一RU表示)和电压调节器VS，所述PMOS管的第一端耦接所述电压调节器VS的输出端，所述PMOS管的第二端耦接所述第一电阻RU1的第一端，所述第一电阻RU1的第二端耦接所述第二电阻RU2的第一端，第二电阻RU2的第二端耦接所述NMOS管的第一端，所述NMOS管的第二端接地。所述第一受控电源电路组中的所述受控电源电路中，所述第一电阻RU1的第二端还耦接所述正极差分输出端TXP；所述第二受控电源电路组中的所述受控电源电路中，所述第一电阻RU1的第二端还耦接所述负极差分输出端TXN。

在另一些示例中，请参阅图8，其显示为输出驱动单元的另一种电路结构示意图。输出驱动单元包含第一受控电源电路组131、第二受控电源电路组132、和摆幅补偿电路133。

与图7所示的示例不同的是，所述摆幅补偿电路133与输出驱动单元的正输出端TXP 和负输出端TXN相连，并且，可选摆幅补偿电路133的所述选择控制端与所述输出驱动单元的输出端耦接，即受输出驱动单元输出的第一驱动控制数字信号和第二驱动控制数字信号控制。其中，第一驱动控制数字信号中的一控制位、和第二驱动控制数字信号中的一控制位分别连接摆幅补偿电路的两个控制端。该两个控制位为反向信号，以便当所输出的模拟信号电平向正向摆幅时，所述摆幅补偿电路向输出驱动单元的正输出端补偿电压，以及当所输出的模拟信号电平向负向摆幅时，所述摆幅补偿电路向输出驱动单元的负输出端补偿电压。

如图8所示，所述摆幅补偿电路133包含一电源IS和并联的两个受控开关，每个受控开关的控制端分别接收第一驱动控制数字信号中的一控制位和第二驱动控制数字信号中的一控制位，以使得该两个受控开关不同时导通。

请参阅图9，其显示为结合图2和8所提供的示例而提供的一种数据发射接口装置的电路结构示意图，其中，所述输出驱动单元为一种全速率结构，该输出驱动只要在第一驱动控制数字信号和第二驱动控制数字信号的控制下产生差分串行信号即可，而无需同时处理时钟和数据，由此大大简化了输出驱动的结构。该输出驱动单元由两组DAC驱动器阵列通过如图所示连接而成，每组DAC驱动器阵列由15个DAC驱动器组成，从而组成了4位电压模式DAC驱动器，每个DAC驱动器实质上为一个受控电源电路，其中的两个分压电阻RU的阻值相同。所述输出驱动单元还包括负载模块，所述负载模块的两端分别耦接所述正极差分输出端TXP和所述负极差分输出端TXN。图中分压电阻RU和负载电阻RT的关系式为： RU＝n*RT，其中，RT为所述负载模块的阻值的二分之一，n为所述第一受控电源电路组或所述第二受控电源电路组中所述受控电源电路的数量，N为所述受控电源电路的位数。

如果对于N位电压模式DAC驱动器来说的话，有如下关系式：n＝2^N-1。由于本示例中采用的是4位电压模式DAC驱动器，由上述公式可计算得到n等于15，RT一般选择 50欧姆，同样可以计算得出RU等于750欧姆。DAC驱动器中除了RU之外，还有两个用作开关的PMOS和NMOS。假设开关导通电阻为零，则可以计算得出此时DAC驱动器的输出差分峰峰值为VS，VS可以通过一个调节器得到，通过调节调节器的输出电压，也就改变了驱动器的输出摆幅，另外为了进一步增大输出摆幅，增加了如图所示的摆幅补偿电路，输出摆幅可以由VS增加到VS+IS*2*RT。

利用上述各示例提供的数据发射接口装置所输出的差分信号，有效解决了传感器所在电路系统中对传输高速串行信号的摆幅需求。

本申请还提供一种数据接收接口装置，其旨在将经信道传输的差分信号予以精准恢复。请参阅图10，其显示为一种数据接收接口装置的电路结构示意图，所述数据接收接口装置2 包括：输入单元21、采样单元22、时钟恢复控制单元23、时钟产生单元24、和输出单元25。

所述输入单元用于从信道接收第一模拟信号。所述第一模拟信号在信道中以波的形式传输，并受信道所在环境、信道的材料、信道的长度范围等影响，该影响使得第一模拟信号在传输过程中其高频分量容易被滤除。在一些示例中，数据发射接口装置通过增加所发射的第一模拟信号的电压摆幅来减少该影响在数据接收侧所带来的误解码等问题。在另一些示例中，所述输入单元根据预先确定的与信道环境相关的参数/信息而配置补偿机制。例如，所述输入单元中配置有用于补偿第一模拟信号电平的反馈电路，其中，所述反馈电路中的参考信号的电参数是根据信道的材料、长度范围等而确定的。又如，输入单元中的反馈电路在接收第一模拟信号的过程中通过反馈作用，来抑制信道的环境所产生的噪声，如此使得所述输入单元能够准确地输出第二模拟信号。

以所述第一模拟信号为差分信号为例，所述输入单元包括：两条信号引线和与信号引线连接的均衡电路。其中，该两条信号引线用于与所述信道耦接，以接收来自所述信道的以差分信号表示的第一模拟信号。所述均衡电路用于对所接收的第一模拟信号进行均衡处理以输出所述第二模拟信号。为便于区分数据发射接口装置中的第一均衡电路(如DAC驱动器阵列)，该数据接收接口装置中的均衡电路被称为第二均衡电路。

所述第二均衡电路中包含至少一个均衡器单元。其中，所述均衡器单元中的门电路器件响应所接收的第一模拟信号中两个反向信号之间的电压差，均衡器单元据此输出与第一模拟信号反向的差分信号，即第二模拟信号。当所述第二均衡电路中的均衡器单元的数量为多个时，各均衡器单元级联连接。

其中，均衡器单元为了输出与第一模拟信号反向、且经均衡补偿的差分信号，其电路中包含受第一模拟信号中的两反向信号分别控制的开关M1和M2，均衡器单元还接入恒压VDD，开关M1所在的电路支路L1与正输出端连接，开关M2所在的电路支路L2与负输出端连接；两个电路支路之间连接有隔离电路支路。其中，电路支路L1和L2配置相同电参数的电器件，以实现差分信号的对称目的。

为了提高所输出的第二模拟信号的整形效果，以利于后续采样电路进行准确地信号提取，在一些示例中，所述均衡器单元中还包括补偿电路，其分别连接正输出端和负输出端，其分别根据正输入端所输出的电平或负输出端所输出的电平进行相应均衡补偿。例如，在正输出端输出高电平时，补偿电路拉低负输出端的电平；或者在负输出端输出高电平时，补偿电路拉低正输出端的电平。由此实现增大共模电压差的目的。在另一些示例中，所述第二均衡电路利用多个级联的均衡器单元来提供高频的第二模拟信号的整形。例如，所级联的各均衡器单元提供不完全相同的均衡补偿电压，以达到提高高频的第二模拟信号整形的目的。

为了使均衡器单元自适应信道环境所带来的干扰，均衡器单元中包含受外部校正电路调整的器件；以及第二均衡电路中还包括所述校正电路。其中，所述可调整的器件是根据均衡器单元的电路结构而设置的，其举例为功放器、电容、或电阻等中的至少之一。所述可调整的器件通过调整器件的电压、电流、或属性(如容值、或阻值)来实现第二均衡电路随校正电路的校正而输出第二模拟信号的目的。

例如，均衡器单元包括：电路支路L1，电路支路L2，调节电路，和校正电路。其中，电路支路L1和L2分别连接均衡器单元的正输出端和负输出端，电路支路L1和L2上分别配置有开关M1和M2，开关M1和M2的控制端分别接收差分信号。调节电路与校正电路连接，用于根据校正电路输出的校正信号调整正输出端或负输出端的信号电参数。校正电路与正输出端和负输出端均连接，用于通过检测正输出端和负输出端的共模电压差，输出表示增大共模电压差、或减小共模电压差的校正信号。在一些示例中，所述均衡器单元还包括如上述示例所述的补偿电路。

请参阅图11，其显示为一种均衡器单元的电路结构示意图，电路支路L1中还包括电阻 RL1和开关M5；电路支路L2还包括电阻RL2和开关M6。电阻RL1和电阻RL2阻值相等；开关M5和M6电参数相同。其中，VDD为参考高电压、VSS为参考地电压、VBN为偏置电压。

如图11所示，所述调节电路2111耦接在在开关M1和M2的输出端之间，其包含串联的储能器件(如电容)C0_1、C0_2。储能器件C0_1和C0_2的连接处接收校正信号。所述补偿电路2112举例包括：与均衡器单元的负输出端连接的、串联的开关M3和M7，与均衡器单元的正输出端连接的、串联的开关M4和M8；其中，开关M3的控制端连接均衡器单元的正输出端，开关M4的控制端连接均衡器单元的负输出端。为了进一步增加共模电压差，所述补偿电路中还包括连接在开关M3和M4的输出端之间的、串联的储能器件Cc_1和Cc_2，其中，储能器件Cc_1和Cc_2的连接处接收校正信号。与储能器件C0_1和C0_2类似地，当校正信号为高电平时，在储能器件Cc_1和Cc_2的储能作用下，增加了正输出端输出有效信号的电平，或者增加了正输出端输出有效信号的电平。当校正信号为低电平时，所述调节电路中的Cc_1和Cc_2无能量存储，即不增加正输出端输出有效信号的电平，或者不增加负输出端输出有效信号的电平。

为提高均衡器单元的高频补偿能力，在本示例中均衡器单元采用基于负电容技术的四级级联实现，图中VIN和VOUT分别为均衡器单元的输入和输出，由于在本示例中R0使用的是固定电阻，所以只有一个控制电压VC用来调节电路的可变电容C0和Cc，进而调节均衡器单元的高频补偿增益。图中虚线内是负电容结构，其等效阻抗为：

其中，gmNC和CgsNC分别为MOS管M3(M4)的跨导和栅源电容。

其中，Z_NC可以表示为负电容-C_C和一个负电阻-R_C的串联，其中R_C值为：

所以，负电容均衡器单元的输出阻抗为：

Z_NC使均衡器单元的输出阻抗中增加了有一个零点和一个极点，大致位于

的两侧，采用负电容的均衡滤波器频谱如图12所示(其中虚线是不带负电容基本均衡器单元的频率响应)，其中W_n为/>

W_n两侧的零点和极点即为Z_NC的零极点。显然，负电容结构增加了均衡器单元的高频补偿增益和高频增益的带宽。

请参阅图13，其显示为输入单元的一种电路结构示意图，其中，输入单元包含多个级联的均衡器单元212，和校正电路211。其中，级联的均衡器单元212的数量与校正电路211所提供的校正信号的位数相关。均衡器单元212可举例为上述任一示例所描述的均衡器单元的电路结构。所述校正电路211通过对级联的均衡器单元所输出的第二模拟信号进行校正检测，以使得至少一个均衡器单元212调节所输出的差分信号的幅值。

在一些示例中，在输入单元接收表示传感器的测量信号的第一模拟信号的过程中，校正电路进行校正检测，并输出实时的校正信号。

在另一些示例中，在接收表示传感器的测量信号的第一模拟信号之前，校正电路接收上述数据发射接口装置所发射的用于测试信道干扰信号的第一模拟信号，以校正信道环境对模拟信号的干扰。为此，请参阅图14，其显示为校正电路的一种电路结构示意图。所述校正电路包括：检测子电路2121、和校正控制子电路2124。

所述检测子电路耦接于输入单元的输出端，用于检测该输出端所输出的第二模拟信号 (VOP和VON)的共模电压，以输出反映所述输入单元过补偿或欠补偿的检测信号。其中，所述检测信号举例为用高低电平表示过补偿或欠补偿的电平信号，或者为表示过补偿量或欠补偿量的电平信号等。

在此，所述检测子电路包括：共模电压检测模块、参考信号发生模块、和检测输出模块。其中，共模电压检测模块检测第二模拟信号的共模电压(VCM)，并输出反映共模电压变化的波动电信号。所述参考信号发生模块输出一基准电信号。检测输出模块分别连接共模电压检测模块和参考信号发生模块，用于通过检测该波动电信号和基准电信号，输出检测信号。

为了使所述基准电信号自适应信道环境中干扰信号的幅值，以提高第二模拟信号的信噪比，请参阅图15，其显示为检测子电路的一种电路结构示意图。所述共模电压检测模块包括共模检测子模块2122和第一幅值检测子模块2123；所述参考信号发生模块包括参考信号发生子模块2125和第二幅值检测子模块2126；所述检测输出模块2127包括比较器。

其中，共模检测子模块接收第二模拟信号，并输出共模电压(VCM)至参考信号发生子模块。第一幅值检测子模块和第二幅值检测子模块的输出端分别连接检测输出模块，以输出高低电平的检测信号。其中，共模检测子模块检测输入串行差分信号(即第二模拟信号RXP 和RXN)的共模电压，参考信号发生子模块根据检测出的共模电压VCM，将参考差分信号(C1和C2)转换成一参考差分信号，使所述参考差分信号的摆幅跟随共模电压VCM的变化而变化。第一幅值检测子模块和第二幅值检测子模块分别根据接收的串行差分信号和参考差分信号各自的摆幅，输出与其信号峰值摆幅大小成正比的单端电平信号。比较器比较第一幅值检测子模块和第二幅值检测子模块所输出的电平信号，判断输入串行差分信号的摆幅是否高于参考差分信号的摆幅，从而判断各均衡器单元所处状态是否需要补偿。

所述校正控制子电路连接于所述检测子电路和输入单元中各均衡器单元的调节端，用于利用至少一次所述检测信号进行反馈补偿处理，以向各调节端传输相应的控制信号。所述调节端举例为上述示例中提及的调节电路中与校正电路的连接端。

所述校正控制子电路可由包含如计数器、寄存器、比较器、和编码器等可执行逻辑运算的数字电器件连接而成，以执行校正控制逻辑。请参照图16，其显示为所述校正控制子电路处理至少一次检测信号的一种处理逻辑流程图。芯片上完电、或者满足其他触发条件后，设置芯片处在校正模式，即设置初始补偿系数为0，数字发射接口装置开始发送测试数据并通过信道输送给各均衡器单元，使之开始工作，同时检测子电路比较第二模拟信号的幅度与门限值，校正控制子电路内部的数字电路根据两者比较结果来判断级联的均衡器单元所组成的均衡器是处于何种状态；如果判断处于欠补偿状态，则增加补偿系数，如果判断处于过补偿状态，则减小补偿系数，直至判断不需要补偿，或满足其他截至条件，并关断校正电路，校正结束。检测子电路进入正常工作阶段，并按照所储存的补偿系数作为后续各均衡器单元正常工作的系数，以补偿高频信号的增益。其中，所述其他触发条件举例包括：在传输传感器的有效测量信号之前，数据发射接口装置和数据接收接口装置的握手通信；或者根据温度、湿度等其他影响信道环境的测量数据二产生的触发指令等等。

结合上述图16，所述校正控制子电路的工作过程举例如下：在上电时，所述校正控制子电路中的寄存器、计数器等均复位为初始值(如0值)，校正控制子电路中的各数字电器件对所接收的检测信号进行采样，并判断该采样的检测信号为过补偿或欠补偿，并根据判断结果调整相应计数器的计数值。在时钟信号的步频下，上述过程循环执行，直至所述计数值或判断次数满足预设的截止条件。校正控制子电路中的编码器对循环结束后的计数值进行编码处理，并按照均衡器单元的数量输出相应的二进制的校正信号，以供各均衡器单元在接收到表示传感器的测量信号的第一模拟信号期间，按照该二进制的校正信号进行均衡补偿。其中，所述截止条件举例包括计数值无变化、或者判断次数达到最大值等。

所述输入单元对来自信道的第一模拟信号进行均衡补偿后，将第二模拟信号输出至采样单元，以便通过采样单元恢复出数据发射接口装置所处理的数字的测量信号。

采样单元耦接于所述输入单元，用于按照所接收的时钟信号，对所接收的第二模拟信号进行采样，以输出第一数字信号和所述时钟信号。

在此，所述采样单元响应于所接收的时钟信号的跳变沿，并输出具有反向关系的第一数字信号。对于第一模拟信号为差分信号的示例，由于时钟信号并未与第一模拟信号中表示数据/信息的电位相同步，因此，采样单元所输出的第一数字信号具有较大的误码情况。

为此，所述采样单元按照具有相位偏移的多路时钟信号对第二模拟信号进行采样。所述采样单元所输出的第一数字信号包含：依据不同时钟信号所对应的时刻而进行采样所得到的高/低电平；所输出的第一数字信号和其中一路时钟信号输出至输出单元，以供后续电路进行数字信号处理；所采样的第一数字信号输出至时钟恢复控制单元，以供时钟恢复控制单元据此对在预设数量的时钟半周期内所产生的第一数字信号进行相位检测。其中，所述相位偏移(又称相位差)小于180°，例如，所述相位偏移包括30°、45°、或90°等。

时钟恢复控制单元耦接于所述采样单元，通过检测所接收的第一数字信号，输出反映第二模拟信号与其中一路时钟信号之间相位偏差的时钟恢复控制信号。

在此，所述时钟恢复控制单元对一段时间内在不同相位处所采样的第一数字信号进行检测，以确定其中的任一路时钟信号与第二模拟信号之间相位超前或滞后，并输出相应的时钟恢复控制信号。其中，所述一段时间是基于采样预设数量的第一数字信号所需时长而确定的。例如，所述一段时间为时钟半周期的整数倍，或根据多路时钟信号的相位偏差的总和而确定的。

所述时钟恢复控制单元利用寄存器、触发器、比较器等数字电器件构建检测逻辑电路，以供检测出第二模拟信号与所采样的时钟信号是否相位超前或滞后，并将相应的时钟恢复控制信号输出至时钟产生单元。其中，所述时钟恢复控制单元可通过检测得到相位超前或滞后的相位量，或者得到相位超前或滞后的标识符，并借由时钟恢复控制信号的幅值、编码等信息予以表示。

时钟产生单元耦接于所述时钟恢复控制单元和采样单元，用于按照所接收的时钟恢复控制信号调整所产生的时钟信号，并将调整后的时钟信号输出至所述采样单元。

在此，所述时钟产生单元按照所接收的时钟恢复控制信号调整所输出的各时钟信号的频率、和/或初始相位。

以所述时钟恢复控制信号表示相位超前或滞后的标识符为例，时钟产生单元按照预设的频率步长(和/或相位步长)调整各时钟信号的频率(和/或初始相位)。

以所述时钟恢复控制信号表示相位超前或滞后的相位量为例，时钟产生单元按照所述相位量调整各时钟信号的初始相位。或者时钟产生单元将所述相位量转换成频率变化量，并调整所产生的各时钟信号。

时钟产生单元中举例包含：调节电路，信号发生器、和锁相电路等。调节电路按照时钟恢复控制信号调整锁相电路中的分频比例，锁相电路根据该分频比例对信号发生器所提供的方波信号进行锁相和移相操作，并输出具有相位偏移的多路时钟信号。

利用时钟产生单元所产生的时钟信号，采样单元调整采样第二模拟信号的相位位置，以准确采样出反映数据发射接口装置所发出的数字信号。所采样的第一数字信号传输至输出单元。

输出单元耦接于所述采样单元，用于在所接收的时钟信号的控制下将对应采集的第一数字信号转换成第二数字信号，并予以输出。

其中，所述输出单元所接收的时钟信号为多路时钟信号中的一路时钟信号，并按照该路时钟信号从第一数字信号中提取0，1数据，并转换成供后续电路处理的第二数字信号。

例如，若所述输出单元包括差分串行输出端，则输出第一数字信号中按照相应时钟信号采样得到的第二数字信号。

又如，若所述输出单元包括并行输出端，则输出单元包含串并转换电路，其耦接于所述采样单元，串并转换电路用于将所接收的以差分信号表示的第一数字信号转换成多路并行信号表示的第二数字信号，并予以输出。其中，所述串并转换电路举例包括8位或10位并行输出端的电路。

按照上述多个示例的描述，数据接收接口装置和数据发射接口装置在传输有效数据之间，利用测试用的传输信号对信道环境进行测试，由此实现数据接收接口装置预先调整利于抑制信道噪声，和提高传输信号准确率的均衡补偿操作。

在如汽车用雷达传感器的数据接口装置中，雷达传感器在被触发传输探测到的测量数据期间，实时地利用数据发射接口装置和数据接收接口装置传输表示测量数据的第一模拟信号。考虑到汽车对测量数据实时性要求极高，数据发射接口装置和数据接收接口装置按照串行传输协议在传输差分信号期间，包含用于时钟恢复操作的信号处理过程，为此，若能缩短该过程，则能有效缩短传输数据的延时时长。

为此，本申请还提供一种数据接口装置(又称数据接收接口装置)，旨在缩短从接收到的模拟信号中恢复出时钟信号的时长。该数据接口装置为如汽车、交通监控等应用领域中所使用的传感器能够在毫秒级、甚至纳秒级时段内传输数据(或信号)，有效缩短了时长。

请参阅图17，其显示为数据接收接口装置的另一种硬件架构示意图。所述数据接收接口装置3包括：输入单元31、采样单元32、时钟恢复控制单元33、时钟产生单元34、和输出单元35。

所述输入单元用于与信道耦接以接收来自所述信道的第一模拟信号，并输出相应待转换的第二模拟信号。

所述采样单元耦接于所述输入单元，用于按照所接收的时钟信号，对所接收的第二模拟信号进行采样，以输出第一数字信号和所述时钟信号。

所述时钟恢复控制单元耦接于所述采样单元，在预设数量的时钟半周期内通过检测所接收的第一数字信号，输出反映第二模拟信号与所述时钟信号之间相位偏差的K位时钟恢复控制信号；其中，所述时钟恢复控制信号利用字段表示调整后的时钟信号的相位值。

所述时钟产生单元耦接于所述时钟恢复控制单元和采样单元，用于按照所接收的时钟恢复控制信号调整所产生的时钟信号，并将调整后的时钟信号输出至所述采样单元。

所述输出单元耦接于所述采样单元，用于在所接收的时钟信号的控制下将对应采集的第一数字信号转换成第二数字信号，并予以输出。

其中，所述输入单元、采样单元和输出单元与前述图10-图16及其各示例提及的数据接收接口装置中的任一示例相同或相似。例如，输入单元利用预先经测试信道而设置的级联的均衡器单元，对所接收的第一模拟信号进行摆幅补偿，并输出第二模拟信号。所述采样单元按照所接收的时钟信号对第二模拟信号进行采样，以输出配对的反向的第一数字信号。所述输出单元将其中两路反向的第一数字信号转换成多路并行的第二数字信号。其中，第二数字信号举例为8路或10路并行的数字信号。

如上所述，所述采样单元响应于所接收的时钟信号的跳变沿，并输出相应的反向的第一数字信号。当所述采样单元接收到具有相位偏移的多路时钟信号时，响应于每一时钟信号，所述采样单元所输出的第一数字信号包含：依据不同时钟信号所对应的时刻而进行采样所得到的高/低电平；所输出的第一数字信号和其中一路时钟信号输出至输出单元，以供后续电路进行数字信号处理；所采样的第一数字信号输出至时钟恢复控制单元，以供时钟恢复控制单元据此对在预设数量的时钟半周期内所产生的第一数字信号进行相位检测。其中，所述相位偏移(又称相位差)小于180°，例如，所述相位偏移为30°、45°、或90°等。

与前述各示例不同的是，所述时钟信号是时钟产生单元依据所述时钟恢复控制单元所提供的包含相位区间和相位值的时钟恢复控制信号而输出的。其中，时钟恢复控制单元按照当前所接收的时钟信号的半周期(又称时钟半周期)，对所接收的第一数字信号进行时钟相位检测，并产生时钟恢复控制信号反馈给时钟产生单元；所述时钟产生单元据此调整时钟信号的相位，以便与数据发射接口装置用于发射模拟信号的时钟信号相同步。由于所述时钟恢复控制信号同时提供了相位区间和相位区间内的相位值，使得时钟恢复控制单元和时钟产生单元在反馈-调整过程中同期调整相位区间和准确的相位值，由此大大缩短了时钟恢复过程反馈 -调整时长。

在一些示例中，所述时钟恢复控制单元包括：N位第一寄存器和输出电路。其中，N位第一寄存器用以提供相应字段的相位值。其中，N为大于1的整数，其用于表示该N位第一寄存器所能提供的二进制相位值的精度。N位第一寄存器可以由多个寄存器级联以实现移位操作，或者为一种移位寄存器。所述N位第一寄存器用于利用移位插值的方式调整所暂存的二进制相位值。其中，移位插值的方式包括：自高位向低位的移位插值，和/或自低位向高位的移位插值。所述自高位向低位的移位插值或自低位向高位的移位插值方式用于表示沿顺时针或沿逆时针在相位区间内移动相位。例如，自高位向低位的移位插值1表示N位第一寄存器逆时针移动相位值；自低位向高位的移位插值0表示N位第一寄存器顺时针移动相位值。

所述输出电路与所述N位第一寄存器和时钟产生单元连接，用于按照所述N位第一寄存器所存储的二进制相位值生成所述时钟恢复控制信号，并输出至所述时钟产生单元。所述输出电路举例包括包含触发器的电路。例如，N位第一寄存器的每一输出端连接一触发器，各触发器依据时钟信号的跳变沿触发输出所述二进制相位值。

在此，所述时钟恢复控制单元可通过在预设数量的时钟半周期内对第二模拟信号进行的时钟相位检测，来进行插值操作，以控制N位第一寄存器进行自高位向低位移位、或自低位向高位移位。其中，所述预设数量可依据整个数据接收接口装置的系统稳定性、鲁棒性等指标而确定。例如，所述数量为8。

在一些示例中，所述时钟产生单元根据上一时刻的时钟恢复控制信号，产生当前时刻多路时钟信号，其中，所述多路时钟信号之间具有一定的相位差，以供采样单元在单个时钟半周期内多次采样所接收的第二模拟信号，并将经采样得到的高、低电平输出给时钟恢复控制单元；时钟恢复控制单元中的比较电路等通过比较所述高、低电平选择控制N位第一寄存器从高位侧或低位侧插值。当执行预设数量时，输出电路输出所述N位第一寄存器所存储的二进制相位值。由此可见，所述时钟产生单元在至少所述预设数量和时钟半周期的时段内，维持输出具有某一相位的时钟信号。

在又一些示例中，与上一示例不同的是，所述时钟恢复控制单元通过对所接收的预设数量的时钟半周期的时段内所有高、低电平进行计数；通过比较计数值来控制N位第一寄存器从高位侧或低位侧插值，并由输出电路予以输出。

为此，请参阅图18，其显示为所述时钟恢复控制单元的一种电路结构示意图；所述时钟恢复控制单元包括：第一移位判决电路331、第一相位调整电路332、N位第一寄存器333、和输出电路334。

所述第一移位判决电路耦接于所述采样单元，检测在预设数量的每一时钟半周期内的所述第一数字信号，并输出依据所述数量的电平逻辑而确定的控制信号。

在此，所述第一移位判决电路所接收的第一数字信号为采样单元依据多路时钟信号采样第二模拟信号而得到的。例如，第一移位判决电路和采样单元通过两路差分线连接，以接收所述第一数字信号；其中，所述第一数字信号是采样单元按照多路时钟信号之间的时钟相位偏移，在不同时刻采样第二模拟信号得到的。

所述第一移位判决电路利用计数器、和比较器等电路器件，对第一数字信号进行电平计数，并根据在至少所述预设数量的时钟半周期内的电平计数输出控制信号，其中，所述控制信号至少包括标识信号，其用于表示第一数字信号的相位相比于时钟信号的相位是超前或相位滞后。例如，所述标识信号为根据预设的相位超前、相位滞后、相位对齐的真值表而设置的2比特的信号；或者为对应真值表的不同电平的电平信号。

在一些示例中，所述第一移位判决电路包括：移相检测电路结构和移相控制电路结构。

所述移相检测电路结构耦接于所述采样单元，检测在预设数量的时钟半周期内的所述第一数字信号，以得到鉴相检测数据。

在此，所述移相检测电路结构包含：根据预设的真值表，利用多个比较器而构建的用于相位检测(又称鉴相)的鉴相逻辑电路。所述移相检测电路结构还包括如多个触发器/寄存器所构建的暂存电路，以用来暂存每次鉴相逻辑的鉴相检测结果。所述移相检测电路结构还包括输出控制电路，以供输出当经过预设数量的检测时，将各触发器所暂存的数据作为所述鉴相检测数据，并予以输出。

在一些具体示例中，移相检测电路结构中的逻辑电路根据每一时钟半周期内检测到的反向的第一数字信号的高/低电平，产生n比特的鉴相检测结果(n≥1)；所述鉴相检测结果输出至暂存电路中的低位/高位触发器；其中，所述暂存电路利用移位的电路结构，对每次接收的鉴相检测结果进行暂存；当输出控制电路检测到进行了预设数量的鉴相检测时，将所述暂存电路中各位鉴相检测结果予以输出，即输出鉴相检测数据，并复位所述暂存电路。

在又一些具体示例中，所述移相检测电路结构利用第一数字信号中在第(n-1)个时钟半周期内所检测到的第一个和/或最后一个电平，在第n个时钟半周期进行计数检测，由此有效降低鉴相检测数据的数据传输速率。例如，所述移相检测电路结构可将鉴相检测数据的数据传输速率降至所述时钟信号的频率的一半。

在上述电路结构示例的基础上，在一些示例中，移相检测电路结构利用所接收的不同时钟信号，对反向的第一数字信号中的相应时刻的电平进行移相检测，以及进行预设数量的计数操作等。在另一些示例中，移相检测电路结构利用内部时钟信号对所接收的第一数字信号进行采样，其中，所述内部时钟信号的频率至少为所述采样单元所使用的时钟信号的频率的 2倍；并利用采样后的数据进行移相检测等。

请参阅图19，其显示为移相检测电路结构的时序示意图。利用所述时序示意图，所述移相检测电路结构可利用包含上述电路结构在内的电路结构，来实现对预设数量的第一数字信号进行鉴相检测的目的。其中，在时钟半周期内，移相检测电路结构接收的第一数字信号是利用90°相位偏移的多路时钟信号(CLK0，CLK90，CLK180，CLK270)对第二模拟信号D进行采样得到的。所述移相检测电路结构以依次接收到的三个相邻第一数字信号为一组，进行移位鉴相检测。如图19所示，{D0,E0,D1}为第一数字信号中分别在相位偏移为90°的三个时钟信号的跳变沿上采集第二模拟信号D得到的采样电平，基于预设的鉴相逻辑，输出2bit的鉴相检测结果，具体如下表1所示：

表1

鉴相逻辑	鉴相检测结果	解释
			D0≠E0＝D1	10	数据超前时钟
D0＝E0≠D1	01	数据滞后时钟
			D0＝E0＝D1	00/11	数据无跳变

所述移相检测电路结构据此继续检测{D1,E1,D2}，…，{Dn-1,E n-1,Dn}组采样电平；以及将每组鉴相检测结果予以缓存；当检测的数量达到预设数量时，输出由up<n,0>和dn<n,0> 组成的鉴相检测数据；其中，该鉴相检测数据中的每一对{up(i),dn(i)}表示一次检测的鉴相检测数据，i∈[n,0]。

所述移相检测电路结构将所生成的鉴相检测数据发送至移相控制电路结构。所述移相控制电路结构耦接所述移相检测电路结构和第一相位调整电路，计数所述鉴相检测数据中的位值，并输出反映计数结果的控制信号，以使所述第一相位调整电路选择从所述N位第一寄存器中高位侧或低位侧调整所存储的二进制相位值。

在此，所述移相控制电路结构包含有计数器，以对所接收的鉴相检测数据的各位数中的 0或1进行计数；以及包含比较器，以通过比较计数结果与预设参考电平、或者比较对up<n,0> 和dn<n,0>中各位分别计数所得到的两个计数结果，输出所述控制信号至第一相位调整电路。

例如，请参阅图20，其显示为移相控制电路结构的一种电路结构示意图。所述移相控制电路结构包含两个计数器(Count_vote_1和Count_vote_2)和比较器CP_vote_1，其中，计数器Count_vote_1用于up<n,0>中bit位为1或0的数量；计数器Count_vote_2用于dn< n,0>中bit位为1或0的数量；比较器CP_vote_1接收两个计数器所输出的反映计数值的电平信号，并输出包含UPV和DNV的控制信号。请参照表2示例，若UPV＝1&DNV＝0，则表示N(up＝1)>N(dn＝1)，即数据超前时钟，在所述控制信号的控制下，第一相位调整电路从所述N位第一寄存器的高位侧进行插值；若UPV＝0&DNV＝1，则表示N(up＝1)<N(dn＝1)，即数据滞后时钟，在所述控制信号的控制下，第一相位调整电路从所述N位第一寄存器的低位侧进行插值；若UPV＝0&DNV＝0，则表示N(up＝1)＝N(dn＝1)，即数据无变化，在所述控制信号的控制下，第一相位调整电路无执行插值的操作。其中，N(*)表示对up<n,0>、或dn<n,0> 中bit位为1的数量。

表2

控制信号	鉴相检测结果	解释
			UPV＝1&DNV＝0	N(up＝1)>N(dn＝1)	数据超前时钟
UPV＝0&DNV＝1	N(up＝1)<N(dn＝1)	数据滞后时钟
			UPV＝0&DNV＝0	N(up＝1)＝N(dn＝1)	数据和时钟无相位差

其中，所述第一相位调整电路插值的位数可以是1位或多位。为此，为了快速且准确地调整二进制相位值，所述第一相位调整电路还包括：选择电路结构，其与所述第一移位判决电路连接，用于根据所述控制信号选择调整第一寄存器中高位侧的或低位侧的a个位的数值，或选择调整第一寄存器中高位侧的或低位侧的b个位的数值；其中，a和b为小于N的整数， a≠b。换言之，选择电路结构用于选择粗调第一寄存器中的二进制相位值、或细调第一寄存器中的二进制相位值。

其中，a和b的具体数值可根据实际时钟恢复的总时长限制而进行调试。

在一些具体示例中，所述选择电路结构所提供插值的位数a或b为固定值。例如，逻辑电路结构包含解析器，其根据接收的控制信号输出a个或b个插值数据，并相应地从第一寄存器的高位侧插入，或从第一寄存器的低位侧插入。根据第一寄存器的移位方式，第一寄存器调整所存储的二进制相位值。

在又一些具体示例中，所述选择电路结构所提供的插值的位数a或b可供外部设定。例如，所述选择电路结构中包含编码器或解码器(例如，温度编码器)，其耦接所述移相控制电路结构，并接收外部输入的指令，将外部输入的指令编码为a或b的值，并据此在接收到控制信号时，进行如上举例的插值操作。

以N位第一寄存器提供32位的存储，当所接收到的外部指令包含用4bit的步进值来设置a值的指令信息时，温度计编码器将4bit步进值编码，得到a为2；当所接收到的外部指令包含用5bit的步进值来设置b值的指令信息时，温度计编码器将5bit步进值编码，得到b 为1。其中，上述设置的数值和温度编码器为一种示例，所使用的编码器和设置的步进值均可根据实际时钟恢复的控制要求、工艺要求等进行选择。

为了选择粗调或细调方式来控制N位第一寄存器中的移位位数a或b，在一些具体示例中，所述选择电路结构通过对所接收的至少一次控制信号进行电平逻辑处理，以确定选择粗调或细调。

在又一些具体示例中，所述控制信号中包含用于选择粗调或细调的控制位，以供选择电路结构识别。

例如，所述时钟恢复控制单元还包含：第二移位判决电路，其耦接于所述移相检测电路结构和选择电路结构，用以对所接收的至少一组鉴相检测数据分别进行数据超前和数据滞后的计数统计，并据此输出用于选择粗调或细调的控制信号，以供所述选择电路结构据此执行选择操作。

其中，所述第二移位判决电路是利用脉冲计数电路、加/减法器、比较器、电容、充放控制电路、隔离电路等数字和模拟电子器件，构建一电路结构，以执行用于选择粗调或细调的判断逻辑。

其中，所述判断逻辑举例包括：对多组鉴相检测数据(如up<n,0>和dn<n,0>)进行计数；判断累计的分别反映数据超前和数据滞后的计数值之间的差值是否达到预设的门限，并根据判断结果选择输出用于选择粗调或细调的控制信号。所述门限与粗调移位的次数相关，其可用电平信号来表示。

以所述第二移位判决电路包括：判断逻辑电路结构、比较器等为例，其中，判断逻辑电路结构，耦接于所述移相检测电路结构，用以对所接收的至少一组鉴相检测数据分别进行数据超前和数据滞后的脉冲计数统计，并输出用于反映经多次鉴相得到的相位偏差幅度的电平信号；所述比较器耦接所述判断逻辑电路结构和移相控制电路结构，用于比较所述电平信号与预设参考电平，以输出包含选择粗调或细调的控制信号。

为此，所述移相检测电路结构提供两路分别表示数据超前和数据滞后的鉴相检测数据，如up<n,0>和dn<n,0>。请参阅图21，其显示为第二移位判决电路335的一种电路结构示意图，其中，判断逻辑电路结构中包含两个脉冲计数器(3351_a，3351_b)，以分别累计计数各次鉴相检测数据中数据超前或数据滞后的次数，并将所计数的次数以电平信号/数字信号形式输出。所述判断逻辑电路结构中还包括：通过控制电平的方式进行信号处理的差值计算电路组件3352，其将所接收的表示次数的电平信号/数字信号进行减法计算，以用于检测向多次鉴相得到的相位偏差的幅度；以及将该相位偏差的幅度转换为电平信号并予以输出。比较器3353比较该电平信号与预设参考电平，以输出高电平或低电平，其中高/低电平信号为选择粗调或细调的控制信号LOCK。该控制信号与第一移相判决电路所输出的控制信号组成包含多个控制位的控制信号，并输出至第一相位调整电路。

为了提高时钟信号的相位与第二模拟信号中反映有效数据的电平之间的相位对齐精度。所述时钟恢复控制单元还包括：M位第二寄存器和第二相位调整电路。

其中，M位第二寄存器用于存储时钟信号的二进制相位区间值。第二相位调整电路耦接于所述N位第一寄存器、M位第二寄存器和第一移位判决电路，用于根据所述N位第一寄存器中的二进制相位值、和所述控制信号所组成的控制逻辑，选择性调整所述M位第二寄存器中的二进制相位区间值。其中，所述控制逻辑用于表示当N位第一寄存器中的二进制相位值达到边界值时，而控制信号表示向当前边界值之外继续调整相位时，调整所述M位第二寄存器中的二进制相位区间值。由此通过同步调整相位区间值和相位值的方式，实现更快更精准地实现时钟信号与第二模拟信号之间相位对齐的目的。

请参阅图22，其显示为所述第二相位调整电路调整相位区间的条件-状态转换示意图。其中，N位第一寄存器包括32位：C0,C1,…,C31；第二相位调整电路所接收的控制信号包括 UPV和DNV，按照预设的四个相位区间(Z0、Z1、Z2、和Z3)，预设M位第二寄存器用于保存当前相位区间的编号信息。其中，所述编号信息举例包括：相位区间的两个边界信息、或可对应于相位区间的相位边界的标识信息等。

如图22所示，当当前N位第一寄存器中存储的数值位全1，且(UPV＝1&DNV＝0)时，沿预设的各相位区间的循环正方向调整相位区间；当当前N位第一寄存器中存储的数值位全 0，且(UPV＝0&DNV＝1)时，沿预设的各相位区间的循环负方向调整相位区间；当当前第一寄存器中存储的数值位不是全1或全0时，维持当前的相位区间。其中，对于提供粗调和细调的时钟恢复控制单元来说，也适用于上述条件-状态转换模式。

在此，输出电路还与所述M位第二寄存器连接，以按照M位第二寄存器和N位第一寄存器中所存储的相位区间及其对应的相位值生成所述时钟恢复控制信号，并输出至所述时钟产生单元。

按照上述各示例之一，本申请举例一种时钟恢复控制单元的具体示例。请参阅图23，其显示为一种时钟恢复控制单元的电路结构示意图。所述时钟恢复控制单元包括第一移位判决电路331、第二移位判决电路335(LD)、第一相位调整电路332、N位第一寄存器333、第二相位调整电路336、M位第二寄存器337、和输出电路334’。其中，第一移位判决电路331包括：移相检测电路结构PD、和移相控制电路结构Vote。

当采样单元输出第一数字信号时，移相检测电路结构按照表1的鉴相逻辑，检测第一数字信号中依据时钟半周期内所采样的预设数量T的采样电平{D0,E0,D1}，以得到表示该时钟半周期内时钟内2bit数值的鉴相检测结果，其中，j∈T；将预设数量T的所有2bit值以up<n,0> 和dn<n,0>组成的鉴相检测数据输出至移相控制电路结构。

所述移相控制电路结构分别对每次接收的鉴相检测数据up<n,0>和dn<n,0>中所有bit位的数值为1的数值进行计数；以及比较该鉴相检测数据中数据超前的计数值和数据滞后的计数值，并输出包含二进制相位值的第一控制信号至第一相位调整电路；以及输出所述控制信号至第二相位调整电路。在此期间，所述第二移位判决电路按照表2的相位区间检测逻辑，对所接收的至少一组鉴相检测数据分别进行数据超前和数据滞后的累计计数，并根据经累计计数得到的反映经多次鉴相的相位偏差幅度信号，输出用于选择粗调或细调的第二控制信号至第一相位调整电路。

所述第一相位调整电路在粗调的控制下，按照粗调位数a并参考图22的条件-状态转换示意图，移位调整N位第一寄存器中存储的二进制相位值。或者，所述第一相位调整电路在细调的控制下，按照细调位数b并参考图22的条件-状态转换示意图，移位调整N位第一寄存器中存储的二进制相位值。

请参阅图24，其显示为一种第一相位调整电路调整二进制相位值的条件-状态转换示意图。以粗调位数a＝2，以及细调位数b＝1为例，所接收的控制信号中包含第一控制信号和第二控制信号，当第一控制信号中的UPV＝1&DNV＝0，且第二控制信号表示细调相位时，第一相位调整电路选择按照1位的位数，从N位第一寄存器中的C0位向C31位方向移位，且 C0位插入数值0；当第一控制信号中的UPV＝0&DNV＝1，且第二控制信号表示细调相位时，第一相位调整电路选择按照1位的位数，从N位第一寄存器中的C31位向C0位方向移位，且C31位插入数值1。以此类推，当N位第一寄存器中存储数值如图22所示为全1，且第一控制信号中的UPV＝1&DNV＝0时，第二相位调整电路按照相位区间的循环正方向调整M位第二寄存器中的数值，以调整一个相位区间；当N位第一寄存器中存储数值如图22所示为全0，且第一控制信号中的UPV＝1&DNV＝0时，第二相位调整电路按照相位区间的循环负方向调整M位第二寄存器中的数值，以调整一个相位区间。当第一控制信号表示细调、且第二控制信号中的UPV＝0&DNV＝0时，相位调整完成。上述N位第一寄存器或M位第二寄存器每调整一次，输出电路即产生一时钟恢复控制信号并输出至时钟产生单元。

所述时钟产生单元根据所接收的相位区间和相应相位区间内的二进制相位值，产生在时钟半周期以内具有相位差的多个时钟信号，并反馈给采样单元。所述采样单元将其中一路时钟信号和第一数字信号输出至输出单元，以便输出可供后续电路识别的第二数字信号。

利用上述各示例提及的信号传输方式，当数据发射接口装置和数据接收接口装置在传输有效数据之前，按照预设的传输协议传输预设数据量的测试数据，以恢复时钟信号、以及测试当前信道环境噪声，由此从信道中恢复出准确的第二数字信号。

在一些电子设备的数据接口装置中既集成数据发射接口装置又集成数据接收接口装置，以实现双向通信的目的。在另一些电子设备中，根据电子设备中各硬件模块之间的数据传输设计，所述接口装置和数据接收接口装置分别配置于不同的硬件模块中。本申请提供一种传感器系统可包括雷达传感器，该雷达传感器中集成有本申请所涉及的数据接口装置，从而实现传感器之间通信的目的。

请参阅图25，其显示为一种传感器系统的硬件结构示意图。所述传感器系统4包括第一雷达传感器41和第二雷达传感器42，其中，第一雷达传感器41或第二雷达传感器42举例为：芯片级的传感器，或者利用印刷电路板集成包含天线、信号收发芯片等多功能器件的电路板。二者通过所述数据发射接口装置411和数据接收接口装置421连接，以达到扩大传感器系统的探测范围、和提高分辨率等目的。所述传感器系统举例为：利用印刷电路板级联第一雷达传感器和第二雷达传感器的电路板，或者利用SOC技术级联芯片级的第一雷达传感器和第二雷达传感器。

其中，所述第一雷达传感器和第二雷达传感器中至少之一还包括：天线装置、和信号收发装置。其中，天线装置在信号收发装置的驱动下，发射探测信号波，以及接收经目标反射形成的回波信号波。信号收发装置输出对应回波信号波的基带数字信号。例如，所述信号收发装置包含信号发射器和信号接收器。所述天线装置、和信号收发器均举例利用半导体制造工艺的电路结构而集成在芯片级的第一雷达传感器或第二雷达传感器中。其中，所述信号发射器通过天线装置以预设频段范围、或定频方式发射探测信号波；信号接收器对回波信号波所对应的回波电信号进行包括混频、滤波、自动增益调整在内的信号处理，以及将模拟信号进行模数转换，以输出所述基带数字信号。其中，回波信号波是探测信号波经物体反射而形成的；所述回波电信号为接收天线感应回波信号波而产生的电信号。

在一些示例中，第一雷达传感器和第二雷达传感器中至少之一还可以包括：信号处理装置，以对基带数字信号进行信号处理，并输出测量数据。所述信号处理装置通过对基带数字信号进行包含快速傅里叶变换(FFT)运算、等信号处理，输出包含角度、距离、速度中至少一种的测量数据。

在又一些示例中，第一雷达传感器和第二雷达传感器中至少之一还可以包括目标检测装置，用于对测量数据进行目标检测、目标跟踪等数据处理，以输出目标检测数据。所述目标检测装置用于对所接收的测量数据进行目标检测处理，以输出相应的目标检测数据。

其中，所述第一雷达传感器还包括第一数据接口装置，其举例为如上述任一示例所述的数据发射接口装置，用于发射经所述第一雷达传感器探测得到的测量信号。其中，所述测量信号用于反映以下至少一种数据：所述第一雷达传感器经探测得到的基带数字信号，所述第一雷达传感器与目标之间的距离、速度、和方位角中的至少一项测量数据，和所述目标的目标检测数据。

所述第二雷达传感器还包括第二数据接口装置和第三数据接口装置；其中，所述第二数据接口装置与所述第一数据接口装置通过信道连接；其中，所述第二数据接口装置如上述任一示例所述的数据接收接口装置，其用于接收所述测量信号；以及所述第三数据接口装置，用于转发所述测量信号。其中，所述信道是供第一雷达传感器和第二雷达传感器传输测量信号的介质，其举例包括以下任一种：微带线、同轴线缆、或光纤等。

在此，所述第三数据接口装置可以是如上述任一示例所述的数据发射接口装置；或其他数据接口装置，如CAN总线接口等。

作为包含多个雷达传感器的传感器系统，通常配置有主设备和从设备，其中，主设备用于管理从设备的运行状态，并协调自身与从设备所产生的数据/信号，使之通过指定的数据接口装置予以输入/输出。其中，所述运行状态举例包括以下至少一种：信号收发装置采用至少一路收发通道收发信号的状态；待机状态；数据读写状态等。

以第一雷达传感器或第二雷达传感器之一为级联传感器中的主设备，第一雷达传感器或第二雷达传感器另一为级联传感器中的从设备为例，在主设备的控制下，第一雷达传感器和第二雷达传感器均利用第三数据接口装置与外部设备进行数据传输。例如将第一雷达传感器和第二雷达传感器各自探测得到的测量信号通过第三数据接口装置予以发射。所述传感器系统为了提供更完整的感知解决方案，在一些示例中，所述传感器系统还包括数据处理装置，其耦接于所述第三数据接口装置，用于对所述测量信号进行至少一种数据处理，并通过所述第三数据接口装置输出相应的目标检测结果、交互数据、或控制指令。

其中，所述目标检测结果为从测量数据中提取的、用于描述传感器系统所探测的周围环境中的动态和/或静态的物体的信息，其包括但不限于单一目标(或多目标)的：生命体征信息、移动信息、或边界信息、识别信息等。所述交互数据为以将测量数据或目标检测结果交付给用户为目的而确定的数据，其包括但不限于以下至少一种用于供用户感受到的数据：提醒、警告、图形、或声音等。所述控制指令为根据预设的触发条件而对所接收的测量数据或目标检测结果进行数据处理后产生的用于使其他硬件系统更改运行状态的信息；其中，所述触发条件与所述测量数据或目标检测结果的数据处理目的相关。例如，所述控制指令包括但不限于以下至少一种：以汽车降速、或转弯为目的的控制指令，以探测舱内(或室内)生命活动为目的的控制指令等。

为此，所述传感器系统的工作过程举例如下：以第二雷达传感器为主设备，第一雷达传感器为从设备为例，第二雷达传感器管理第一雷达传感器与自身同步地收发信号波，并对各自分配的虚拟收发通道所提供的电信号进行混频、滤波等信号处理，以输出基带数字信号；所述第一雷达传感器和第二雷达传感器各自还执行对基带数字信号进行数字信号处理以产生测量数据。第一雷达传感器在第二雷达传感器的管理控制下，利用第一数据接口装置、信道、和第二数据接口装置的物理链路，建立将所产生的测量数据输出至第二雷达传感器的通信机制。例如，在信号传输协议中的握手环节，第一雷达传感器通过第一数据接口装置通过发射握手信号，一方面与第二雷达传感器建立通信链路，以便传输第一雷达传感器所得到的测量数据；另一方面，利用该握手信号，第二数据接口装置中均衡电路可根据所探测到的当前信道中的噪声情况，预设补偿幅度；以及第二数据接口装置中的时钟恢复单元和时钟单元从握手信号中恢复出可采样后续测量信号的时钟信号。通信链路建立之后，第一数据接口装置和第二数据接口装置准确地实现测量信号的收发处理。其中，测量信号为测量数据经第一数据接口装置进行通信处理后所形成的便于传输的模拟信号。在第二雷达传感器的管理控制下，第二雷达传感器还将第一雷达传感器和自身得到的测量数据发送给数据处理装置，以供其从两个雷达传感器所提供的测量数据中提取目标检测数据，以及利用目标检测数据而得到目标检测结果、交互数据、或控制指令；该目标检测结果、交互数据、或控制指令等信息通过第三数据接口装置输出，以供后续的硬件电路系统执行相应操作。

本申请还提供一种数据采集设备。所述数据采集设备为一种将芯片级的雷达传感器，该雷达传感器中集成有本申请所涉及的数据接口装置，从而实现数据采集、传输和处理的目的，其与外围电路连接，以使得雷达传感器运行，以及将雷达传感器所能提供的基带数字信号、测量数据、或目标检测结果中的任一种予以转发、或继续处理。

为此，所述数据采集设备包括：如上述示例提及的数据接收接口装置、数据处理装置；还可以包括一数据发射接口装置Out_Port_1。为便于描述，本示例中数据接收接口装置又称为第四数据接口装置；数据发射接口装置又称为第五数据接口装置。其中，第四数据接口装置通过信道连接雷达传感器中的数据发射接口装置Out_Port_2(又称为第六数据接口装置)。

请参阅图26，其显示为数据采集设备5的一种硬件结构示意图，其中，第三雷达传感器 51、第四数据接口装置52、数据处理装置53和第五数据接口装置54均配置在印刷电路板上；其中，第三雷达传感器51的第六数据接口装置511与第四数据接口装置52耦接。未予图示地，第三雷达传感器及其外围电路配置在一个印刷电路板上，所述第四数据接口装置52、数据处理装置53和第五数据接口装置54配置在另一印刷电路板上，两块印刷电路板通过第三雷达传感器51的第六数据接口装置511与第四数据接口装置52耦接。

其中，第三雷达传感器举例为上述示例中的第一雷达传感器、第二雷达传感器、或传感器系统；其包含第六数据接口装置，第六数据接口装置与第四数据接口装置通过信道耦接。其中，所述第六数据接口装置为上述各示例所提供的任一种数据接收接口装置；所述第四数据接口装置为上述各示例所提供的任一种数据发射接口装置。第五数据接口装置举例包括但不限于以下至少一种：USB接口、CAN接口、和Serdes接口等。

所述第三雷达传感器通过耦接的第六数据接口装置与第四数据接口装置将测量信号传输至数据处理装置。所述数据处理装置为将第四数据接口装置所提供的基带数字信号、测量数据、目标检测结果中的任一种数字信号，进行转发、或继续处理的电子装置。所述数据处理装置举例包括以下至少一种：CPU、MCU、DSP、和FPGA等可编辑的处理器。其中，转发操作的方式举例包括以下至少一种：将第四数据接口装置所输出的并行数据转成USB接口所支持的至少一种数据格式的数据，将该并行数据转成CAN接口所支持的数据格式的数据等。所述继续处理操作是根据所接收的数字信号进行数据处理。例如，所接收的数字信号为基带数字信号，则所述继续处理操作举例包括以下至少一种：检测基带数字信号中的干扰信号；将基带数字信号进行信号处理，以得到包括距离、速度、和角度中的至少一种的测量数据等。又如，所接收的数字信号为测量数据，则所述继续处理操作举例包括针对单一目标(或多目标)的：生命体征信息、移动信息、或边界信息、识别信息、交互处理等数据处理。再如，所接收的数字信号为目标检测结果，则所述继续处理操作举例包括以下至少一种：交互处理、控制处理等。其中，经交互处理所得到的交互数据为以将测量数据或目标检测结果交付给用户为目的而确定的数据，其包括但不限于以下至少一种用于供用户感受到的数据：提醒、警告、图形、或声音等。经控制处理所得到的控制指令为根据预设的触发条件而对所接收的测量数据或目标检测结果进行数据处理后产生的用于使其他硬件系统更改运行状态的信息；其中，所述触发条件与所述测量数据或目标检测结果的数据处理目的相关。

上述任一示例中经继续处理操作而产生的信号由第五数据接口装置输出，以供后续电路设备进行相应处理。

在一个实施例中，本申请还提供一种配置有所述传感器系统或数据采集装置的电子设备，其包括：天线；承载体；如上述实施例的传感器系统或数据采集装置。其中，天线设置在承载体上；或者与所述传感器集成为一体的芯片或所述集成电路后，再设置在所述承载体上(即此时该天线可为AiP或AoC结构中所设置的天线)。其中，所述芯片或所述集成电路通过第五数据接口装置与外围电路装置连接(即此时芯片或集成电路未集成有天线，可为SoC等)，所述承载体可以为印刷电路板PCB(如开发板、采数板或设备的主板等)，所述印刷电路板提供如PCB走线的信道。

所述电子设备依据至少一对上述示例中所提供的数据发射接口装置和数据接收接口装置，实现测量信号在各电子器件之间的信号传输。由此实现将不处于同一空间范围内的目标物与用户进行交互的目的；或者实现根据所探测到的目标物，电子设备进行自动控制的目的。例如，将目标检测信息标记在地图上，显示给用户所持有的终端设备等。其中，所述地图为一种用于抽象描述所述测量空间范围的坐标系统，其可以图案化方式展示在终端设备中，并依据所得到的目标检测信息所对应的位置、速度等标识在图案化展示的地图界面上。又如，当经对目标检测信息分析得到如呼吸减缓等异常信息时，利用声光电等交互方式，提醒相应用户给预救助处置等。再如，当经对房间内的目标检测信息分析得到如呼吸等生命体征信息时，调节房间内的电子设备的输出能量、或位姿等。

在一些实施例中，上述电子设备可为应用于诸如智能住宅、交通、智能家居、消费电子、监控、工业自动化、舱内检测及卫生保健等领域的部件及产品。例如，该设备本体可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、液位/流速检测设备、智能穿戴设备(如手环、眼镜等)、智能家居设备(如扫地机器人、门锁、电视、空调、智能灯等)、各种通信设备(如手机、平板电脑等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械臂(或机器人)等，也可为用于检测生命特征参数的各种仪器以及搭载该仪器的各种设备，例如汽车舱内检测、室内人员监控、智能医疗设备、消费电子设备等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

注意，上述仅为本申请的较佳实施例及所运用技术原理。本领域技术人员会理解，本申请不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本申请构思的情况下，还可以包括更多其他等效实施例，而本申请的范围由所附的权利要求范围决定。

Claims (14)

1.一种数据接口装置，其特征在于，包括：

并串转换单元，用于将所接收的并行数据转换为第一串行数据和第二串行数据，并予以输出；其中，所述第一串行数据与所述第二串行数据存在设定时间间隙；

编码单元，包含均衡控制位，所述编码单元与所述并串转换单元耦接；在所述均衡控制位所接收的信号控制下，所述编码单元将所述第一串行数据和所述第二串行数据编码成第一驱动控制信号和第二驱动控制信号，并予以输出；

输出驱动单元，耦接于所述编码单元，用于在所述第一驱动控制信号和第二驱动控制信号的驱动控制下，输出差分模拟信号；其中，在所述第一串行数据或所述第二串行数据中低电平和高电平之间跳变后的时钟周期内，所述差分模拟信号的能量幅值是经均衡处理的；

所述输出驱动单元包括摆幅补偿电路，包含选择控制端，耦接于所述输出驱动单元；所述摆幅补偿电路在所述选择控制端的信号控制下，增加所述输出驱动单元输出的所述差分模拟信号的摆幅。

2.根据权利要求1所述的数据接口装置，其特征在于，所述编码单元包括温度计编码器，所述温度计编码器的输出端耦接所述均衡控制位；所述温度计编码器通过温度计编码控制所述第一串行数据和所述第二串行数据编码形成所述第一驱动控制信号和所述第二驱动控制信号。

3.根据权利要求1所述的数据接口装置，其特征在于，所述第一串行数据和所述第二串行数据均为全速率数据信号。

4.根据权利要求1所述的数据接口装置，其特征在于，所述并串转换单元包括：

并串转换器，用于将所接收的并行数据按照奇偶位转换成边沿错开的奇偶两路半速率串行数据；

第一串行输出器，与所述并串转换器耦接，用于在所接收的时钟信号控制下，将所述奇偶两路半速率串行数据交替输出，形成所述第一串行数据；

第二串行输出器，与所述第一串行信号转换器级联，用于在所接收的时钟信号控制下，将所述奇偶两路半速率串行数据交替输出，形成所述第二串行数据；其中，所述第二串行数据与所述第一串行数据错开一个码元的时间间隙。

5.根据权利要求4所述的数据接口装置，其特征在于，所述并串转换器包括串行器；

所述第一串行输出器包括第一上升沿D触发器、第一下降沿D触发器、第一选择器和第一输出器；所述第一上升沿D触发器的D端与所述串行器的第一输出端耦接，接收奇路半速率串行数据；所述第一下降沿D触发器的D端与所述串行器的第二输出端耦接，接收偶路半速率串行数据；所述第一上升沿D触发器的Q端耦接所述第一选择器的第一输入端，所述第一下降沿D触发器的Q端耦接所述第一选择器的第二输入端；所述第一选择器的输出端耦接所述第一输出器的第一输入端，所述第一输出器的第二输入端接收第一极性控制信号，所述第一输出器的输出端输出所述第一串行数据；

所述第二串行输出器包括第二上升沿D触发器、第二下降沿D触发器、第二选择器和第二输出器；

所述第二下降沿D触发器的D端耦接所述第一上升沿D触发器的Q端，所述第二上升沿D触发器的D端耦接所述第一下降沿D触发器的Q端，所述第二下降沿D触发器的Q端耦接所述第二选择器的第一输入端，所述第二上升沿D触发器的Q端耦接所述第二选择器的第二输入端；所述第二选择器的输出端耦接所述第二输出器的第一输入端，所述第二输出器的第二输入端接收第二极性控制信号，所述第二输出器的输出端输出所述第二串行数据。

6.根据权利要求5所述的数据接口装置，其特征在于，所述第一串行输出器还包括第一占空比校准电路，所述第一占空比校准电路接收时钟信号并将其输出至所述第一选择器的控制端；

所述第二串行输出器还包括第二占空比校准电路，所述第二占空比校准电路接收时钟信号并将其输出至所述第二选择器的控制端。

7.根据权利要求1所述的数据接口装置，其特征在于，所述编码单元还包括正数据单端转差分单元、负数据单端转差分单元、正数据选择器阵列和负数据选择器阵列；所述正数据选择器阵列和所述负数据选择器阵列均包括并联的多个第三选择器；

所述正数据单端转差分模块用于将所述第一串行数据转换为第一差分正数据和第一差分负数据；

所述负数据单端转差分模块用于将所述第二串行数据转换为第二差分正数据和第二差分负数据；

所述正数据选择器阵列中所述第三选择器的两个输入端分别接收所述第一差分正数据和所述第二差分负数据，所述负数据选择器阵列中所述第三选择器的两个输入端分别接收所述第一差分负数据和所述第二差分正数据；

在所述均衡控制位所接收的信号控制下，所述正数据选择器阵列中的至少一个第三选择器选择输出所述第二差分负数据，所述负数据选择器阵列中的至少一个第三选择器选择输出所述第二差分正数据。

8.根据权利要求1所述的数据接口装置，其特征在于，所述输出驱动单元包括第一受控电源电路组和第二受控电源电路组；所述第一受控电源电路组和所述第二受控电源电路组均包括并联的多个受控电源电路；

所述第一受控电源电路组中的所述受控电源电路耦接正极差分输出端，所述第二受控电源电路组中的受控电源电路耦接负极差分输出端。

9.根据权利要求8所述的数据接口装置，其特征在于，所述受控电源电路包括PMOS管、NMOS管、第一电阻RU1、第二电阻RU2和电压调节器VS，所述PMOS管的第一端耦接所述电压调节器VS的输出端，所述PMOS管的第二端耦接所述第一电阻RU1的第一端，所述第一电阻RU1的第二端耦接所述第二电阻RU2的第一端，第二电阻RU2的第二端耦接所述NMOS管的第一端，所述NMOS管的第二端接地；

所述第一受控电源电路组中的所述受控电源电路中，所述第一电阻RU1的第二端还耦接所述正极差分输出端；所述第二受控电源电路组中的所述受控电源电路中，所述第一电阻RU1的第二端还耦接所述负极差分输出端。

10.根据权利要求1所述的数据接口装置，其特征在于，所述摆幅补偿电路包括电源和两个受控开关，两个所述受控开关的第一端均耦接所述电源；其中一个所述受控开关的第二端耦接正极差分输出端，另一个所述受控开关的第二端耦接负极差分输出端。

11.一种传感器系统，其特征在于，包括雷达传感器，所述雷达传感器集成有如权利要求1-10任一项所述的数据接口装置。

12.根据权利要求11所述的传感器系统，其特征在于，所述传感器系统至少包括级联的第一雷达传感器和第二雷达传感器，所述第一雷达传感器和所述第二雷达传感器分别集成有所述数据接口装置，所述第一雷达传感器和所述第二雷达传感器通过所述数据接口装置连接。

13.一种数据采集设备，其特征在于，包括雷达传感器，所述雷达传感器集成有如权利要求1-10任一项所述的数据接口装置。

14.根据权利要求13所述的数据采集设备，其特征在于，还包括依次耦接的数据接收接口装置、数据处理装置和数据发射接口装置，所述雷达传感器上的所述数据接口装置与所述数据接收接口装置耦接。

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