CN2524436Y - 异步/同步数据转换器装置 - Google Patents
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Abstract
本实用新型公开了一种异步/同步数据转换器装置，它涉及通信领域中计算机的异步串行数据通信的处理装置。它由微处理器、同步复分接器、异步接收器、同步发送器、同步接收器、异步发送器、缓冲器等部件组成。它的发端实现把异步串行数据转换成同步数据的转换，收端实现把同步数据到异步串行数据的转换，达到计算机的异步串行数据通信的目的。本实用新型还具有线路简单，集成化程度高，体积小，成本低廉，性能稳定可靠等特点。特别适用于作计算机异步数据通信进入信道进行数字传输的异步/同步数据转换的通信装置。
Description
技术领域
本实用新型涉及通信领域中的一种异步/同步数据转换器装置，特别适用于计算机异步串行数据转换成同步数据进行信道传输及信道传输的同步数据还原成计算机异步串行数据的发送与接收。
背景技术
目前对计算机的异步串行通信的处理，通常采用的方法(欧标建议)是：发端高速采样，收端进行大数判决(或低通)恢复。其缺点是：高速采样(通常是8倍以上)大大降低了信道利用率；大数判决(在此相当于数字低通)在有误码时，会引起信号相位的抖动；异步串行通信的一个缺点是在连续发送时，遇到一个帧格式错后，会形成一连串的错误，大数判决虽有一定的纠错能力，对此却无特别的措施。此外，还有硬件电路实现的异步/同步转换电路，设备复杂，不够灵活，且不符合小型化、智能化、软件化的通信发展方向。
发明内容
本实用新型的目的在于避免上述背景技术中的不足之处而提供一种计算机异步串行数据转换成同步数据进行信道传输及将接收的同步数据还原成异步串行数据的异步/同步数据转换器装置，并且本实用新型还具有线路简单，集成化程度高，体积小，成本低廉，性能稳定可靠等特点。
本实用新型的目的是这样实现的，它的发端由微处理器1、异步接收器2、缓冲器3、同步发送器4、同步复接器5组成；收端由微处理器1、同步分接器6、同步接收器7、缓冲器8、异步发送器9及电源10组成。其中发端微处理器1串口端1依次串接异步接收器2、缓冲器3、同步发送器4、同步复接器5后与外接发送端口A连接，同步复接器5出端口3、4分别与同步发送器4、异步接收器2各入端口3连接；外接接收端口B依次串接同步分接器6、同步接收器7、缓冲器8、异步发送器9后与微处理器1串口端2连接，同步分接器6出端口3、4分别与同步接收器7、异步发送器9各入端口连接；电源10出端+V电压端与各部件相应电源端连接。
本实用新型的目的还可以通过以下措施达到：
本实用新型发端异步接收器2由采样器12、锁存器13、沿检测器14、分频器15、位计数器16、移位寄存器17、写信号生成器18组成；缓冲器3由RAM缓冲器19，缓冲地址发生器20组成；同步发送器4由移位寄存器21、23、读信号生成器22、指示位生成器24组成；其中微处理器1串口端1与采样器12、移位寄存器17各入端3脚并接，采样器12出端6脚分别与锁存器13、沿检测器14及写信号生成器18各入端3脚并接，锁存器13出端6脚与沿检测器14入端8脚连接，沿检测器14出端6脚分别与分频器15入端3脚、写信号生成器18入端6脚并接，分频器15出端6脚分别与位计数器16入端3脚、写信号生成器18入端8脚及移位寄存器17入端13脚并接、入端8脚与写信号生成器18出端9脚连接；位计数器16出端6脚及入端8脚分别与写信号生成器18入端15脚及出端16脚并接；写信号生成器18出端17脚与缓冲地址发生器20入端6脚连接，缓冲地址发生器20出端3脚与RAM缓冲器19入端19脚连接、入端9脚及出端8脚分别与读信号生成器22出端5脚及入端6脚连接；移位寄存器17出端4至12脚通过9根数据总线与RAM缓冲器19入端1至9脚连接，RAM缓冲器19出端10至18脚通过9根数据总线与移位寄存器21入端1至9脚连接，移位寄存器21出端15脚与移位寄存器23入端3脚连接，移位寄存器23入端6至8脚通过3根数据总线与指示位生成器24出端5至7脚连接、入端5脚分别与移位寄存器21入端11脚及同步复接器5出端3脚并接、出端9脚与同步复接器5入端5脚连接；同步复接器5出端1脚分别与采样器12、锁存器13及分频器15各入端9脚并接、出端2脚与移位寄存器21入端10脚连接、出端4脚与读信号生成器22入端3脚连接，读信号生成器22出端8脚与指示位生成器24入端3脚连接，采样器12、锁存器13、沿检测器14、分频器15、位计数器16、移位寄存器17、写信号生成器18、RAM缓冲器19、缓冲地址发送器20、移位寄存器21、23、读信号生成器22及指示位生成器24各入端20脚分别与电源10出端+V电压端并接、各入端21脚与地端并接。
本实用新型收端同步接收器7由接收计数器26、指示位生成器27、移位寄存器28、29、写信号生成器30组成；缓冲器8由RAM缓冲器31、缓冲地址发生器32组成；异步发送器9由移位寄存器33、34、分频器35、位计数器36、读信号生成器37组成，其中同步分接器6出端1脚与接收计数器26入端3脚连接、出端2脚分别与接收计数器26、移位寄存器28、29各入端6脚并接、出端3脚、4脚分别与移位寄存器28入端3脚、5脚连接、出端5脚与分频器35入端3脚连接；接收计数器26出端9脚与指示位生成器27入端3脚连接，指示位生成器27入端6至8脚通过3根数据总线与移位寄存器29出端7至9脚连接、出端9脚与写信号生成器30入端3脚连接，写信号生成器30出端6脚与缓冲器地址发生器32入端6脚连接，移位寄存器28出端7至15脚通过9根数据总线与RAM缓冲器31入端1至9脚连接、出端16脚与移位寄存器29入端3脚连接，RAM缓冲器31出端10至18脚通过9根数据总线与移位寄存器33入端1至9脚连接、入端19脚与缓冲地址发生器32出端3脚连接，缓冲地址发生器32出端9脚及入端8脚分别与读信号生成器37入端5脚及出端6脚连接，分频器35出端9脚分别与移位寄存器33、34各入端10脚及位计数器36入端3脚连接，移位寄存器33出端15脚与移位寄存器34入端3脚连接，移位寄存器34出端9脚与微处理器1串口端2连接，位计数器36出端9脚与读信号生成器37入端3脚连接，接收计数器26、指示位生成器27、移位寄存器28、29、写信号生成器30、RAM缓冲器31、缓冲地址发生器32、移位寄存器28、29、写信号生成器30、RAM缓冲器31、缓冲地址发生器32、移位寄存器33、34、分频器35、位计数器36及读信号生成器37各入端20脚与电源10出端+V电压端并接、各入端21脚与地端并接。
本实用新型相比背景技术有如下优点：
1.本实用新型由于在发端采用异步接收器2、同步发送器4；在收端采用同步接收器7、异步发送器9，实现发端数据异步到同步的转换，或收端数据同步到异步的转换，可减小误码的影响和在误码时不会产生帧格式错误，同时可接受任何方式的纠错，如大数判决，奇偶校验，卷积编码，RS编码等，因此性能稳定可靠。
2.本实用新型由于采用大规模可编程集成电路制作，可传送任意速率的异步数据，同时线路简单、体积小、成本低廉，有很强的实用性。
附图说明
图1是本实用新型原理方块图。
图2是本实用新型发端异步接收器2、缓冲器3、同步发送器4的电原理图。
图3是本实用新型收端同步接收器7、缓冲器8、异步发送器9的电原理图。
具体实施方式
参照图1至图3，本实用新型发端由微处理器1、异步接收器2、缓冲器3、同步发送器4、同步复接器5组成，收端由微处理器1、同步分接器6、同步接收器7、缓冲器8、异步发送器9及电源10组成。微处理器1串口端1与发端异步接收器2连接用于发送异步串行数据。发端异步接收器2由采样器12、锁存器13、沿检测器14、分频器15、位计数器16、移位寄存器17、写信号生成器18组成；缓冲器3由RAM缓冲器19、缓冲地址发生器20组成；同步发送器4由移位寄存器21、23、读信号生成器22、指示位生成器24组成。图2是本实用新型发端异步接收器2、缓冲器3、同步发送器4实施例的电原理图，并按其连接线路。微处理器1异步端口1输出的异步数据输入采样器12入端3脚和移位寄存器17入端3脚，同步复接器5出端1脚输出器高速钟信号同时输入采样器12、锁存器13及分频器15的各入端9脚，采样器12作用是从输入的码流中正确恢复出数字信号输入锁存器13、沿检测器14及写信号生成器18各入端3脚。锁存器13作用是对数据信号进行锁存并输入沿检测器14入端8脚。沿检测器14作用是检测数据是否到来，即检测到数据下降沿输入到分频器15入端3脚及写信号生成器18入端6脚，对分频器15清零。分频器15作用对同步复接器5输入的高速时钟进行分频，产生异步串行数据读取时钟信号，同时提供位计数器16及移位寄存器17的工作时钟，分别输入其3脚及13脚。位计数器16对输入的位流时钟进行计数，以控制对整个异步数据接收，并把控制字时钟输入写信号生成器18入端15脚。写信号生成器18作用是对异步数据接收进行控制，把控制信号输入缓冲地址发生器20入端6脚。缓冲地址发生器20作用是对RAM缓冲器19进行读写控制输入RAM缓冲器19入端19脚。RAM缓冲器19作用是锁存接收的数据，通过总线输入移位寄存器21的入端1至9脚。移位寄存器21作用是锁存发送的数据输入移位寄存器23入端3脚。同步复接器5出端2脚输出的时隙使能信号输入移位寄存器21入端10脚、出端3脚输出的读时钟信号分别输入移位寄存器21入端11脚及移位寄存器23入端5脚、出端4脚输出的帧复位信号输入读信号生成器22入端3脚。移位寄存器23作用是数据标志位的生成输入同步复接器5入端5脚，读信号生成器22作用是对数据发送信号的生成控制输入指示位生成器24入端3脚。指示位生成器24作用是对标志位产生的控制通过3根数据总线输入移位寄存器23入端6至8脚，移位寄存器23出端9脚输出同步数据至同步复接器5，同步复接器5出端与外接信道机复分接器的端口A连接，实现异步数据到同步数据的转换。实施例发端异接器2，缓冲器3、同步发送器4所有部件采用一块FLEX10K10型现场可编程门阵列(FPGA)集成电路制作。
本实用新型收端同步分接器6与外接接收端口B连接，接收端口B与外接信道机复分接器连接，同步分接器6出端与收端同步接收器7、缓冲器8、异步发送器9连接，收端同步接收器7由接收计数器26、指示位生成器27、移位寄存器28、29、写信号生成器30组成；缓冲器8由RAM缓冲器31、缓冲地址发生器32组成；异步发送器9由移位寄存器33、34、分频器35、位计数器36、读信号生成器37组成。图3是本实用新型收端同步接收器7、缓冲器8、异步发送器9的实施例电原理图，并按其连接线路。同步分接器6出端1脚输出帧复位信号输入接收计数器26入端3脚、出端2脚输出的时钟信号分别输入接收计数器26、移位寄存器28、29各入端6脚、出端3脚输出同步数据信号和4脚输出时隙使能信号分别输入移位寄存器28入端3、5脚、出端5脚输出的高速时钟信号输入分频器35入端3脚。接收计数器26作用是对同步数据接收的控制，输出控制信号至指示位生成器27入端3脚。指示位生成器27作用是数据标志位的检测，对标志位检测输入写信号生成器30入端3脚。移位寄存器28作用是对接收数据的锁存通过9根数据总线输入RAM缓冲器31入端1至9脚。移位寄存器29作用是对数据标志位的锁存，通过3根数据总线输入指示位生成器27入端6至8脚。写信号生成器30作用是对数据接收的控制输入缓冲地址发生器32入端6脚。缓冲地址发生器32作用是数据存储器读写的控制输入RAM缓冲器31入端19脚。RAM缓冲器31作用是存储发送的数据通过9根数据总线输入移位寄存器33入端1至9脚。分频器35作用是发送数据帧格式的生成，分别输入移位寄存器33、34各入端10脚及输入位计数器36入端3脚。移位寄存器33作用是发送数据的锁存、输入移位寄存器34入端3脚。移位寄存器34作用是发送数据时钟的生成。位计数器36作用是对发送数据格式控制输入读信号生成器37入端3脚。读信号生成器37作用对数据发送过程的控制移位寄存器34出端9脚输出异步数据至微处理器1串口端2，实现同步数据到异步数据的转换。实施例收端同步接收器7、缓冲器8、异步发送器9所有部件采用一块F2EX10K10型现场可编程门阵列(FPGA)集成电路制作。
本实用新型微处理器1作用是发送异步或接收异步数据，实施例采用市售80×86型微处理机制作，同步复接器5、同步分接器6作用产生各种控制信号及时钟信号，实施例采用通用的同步复分接器电路自制而成。电源的提供各级部件工作电压，实施例采用通用的集成稳压电源自制而成，输出+V电压为+5V电压。
本实用新型简要工作原理如下：发送异步串行数据到同步的转换，首先从微处理器1串口端1输出的异步数据在异步接收器2中接收并锁存，等全部数据接收完成，并验证格式正确无误后，存储到缓冲器3中。同步发送器4根据外接与同步复接器5送来的状态信号决定是否发送数据。当需要发送数据时，首先检查缓冲器3中是否有数据，有数据则置好标志位并把数据发送去。若缓冲器3没有数据，则标志位清除，并将发送的数据置空，实现异步串行数据到同步的转换。
当接收同步数据到异步串行的转换，首先同步接收器7根据同步分接器6输入的状态信号接收并锁存送来的数据，等数据接收完成后存储到缓冲器8中。异步发送器9随时监视缓冲器8的状态，当缓冲器8中有数据时，立即将数据读出，并按照异步数据的帧格式组合成一个数据包，然后按异步数据的时钟将数据包逐比特发送到微处理器1串口端2，实现同步数据到异步串行数据的转换。
本实用新型安装结构如下：把本实用新型图1、图2、图3中除微处理器1外所有电路部件安装在一块长×宽为100×50毫米的印刷板上，然后把印刷板安装在一个长×宽×高为110×60×15毫米的插件盒内，插件盒前面板上安装与微处理器1串口端1、2连接的电缆插座、同步复分接器5、6与外接信道机连接的端口A、B的电缆插座，插件盒及微处理器1安装在信道机架上，组装成本实用新型。
Claims (3)
1.一种异步/同步数据转换器装置，发端由微处理器(1)、同步复接器(5)组成，收端由微处理器(1)、同步分接器(6)及电源(10)组成，其特征在于发端还有异步接收器(2)、缓冲器(3)、同步发送器(4)组成，收端还有同步接收器(7)、缓冲器(8)、异步发送器(9)组成，其中发端微处理器(1)串口端1依次串接异步接收器(2)、缓冲器(3)、同步发送器(4)、同步复接器(5)后与外接发送端口A连接，同步复接器(5)出端口3、4分别与同步发送器(4)、异步接收器(2)各入端口3连接；外接接收端口B依次串接同步分接器(6)、同步接收器(7)、缓冲器(8)、异步发送器(9)后与微处理器(1)串口端2连接，同步分接器(6)出端口3、4分别与同步接收器(7)、异步发送器(9)各入端口连接；电源(10)出端+V电压端与各部件相应电源端连接。
2.根据权利要求1所述的异步/同步数据转换器装置，其特征在于发端异步接收器(2)由采样器(12)、锁存器(13)、沿检测器(14)、分频器(15)、位计数器(16)、移位寄存器(17)、写信号生成器(18)组成；缓冲器(3)由RAM缓冲器(19)，缓冲地址发生器(20)组成；同步发送器(4)由移位寄存器(21)、(23)、读信号生成器(22)、指示位生成器(24)组成；其中微处理器(1)串口端1与采样器(12)、移位寄存器(17)各入端3脚并接，采样器(12)出端6脚分别与锁存器(13)、沿检测器(14)及写信号生成器(18)各入端3脚并接，锁存器(13)出端6脚与沿检测器(14)入端8脚连接，沿检测器(14)出端6脚分别与分频器(15)入端3脚、写信号生成器(18)入端6脚并接，分频器(15)出端6脚分别与位计数器(16)入端3脚、写信号生成器(18)入端8脚及移位寄存器(17)入端13脚并接、入端8脚与写信号生成器(18)出端9脚连接；位计数器(16)出端6脚及入端8脚分别与写信号生成器(18)入端15脚及出端16脚并接；写信号生成器(18)出端17脚与缓冲地址发生器(20)入端6脚连接，缓冲地址发生器(20)出端3脚与RAM缓冲器(19)入端19脚连接、入端9脚及出端8脚分别与读信号生成器(22)出端5脚及入端6脚连接；移位寄存器(17)出端4至12脚通过9根数据总线与RAM缓冲器(19)入端1至9脚连接，RAM缓冲器(19)出端10至18脚通过9根数据总线与移位寄存器(21)入端1至9脚连接，移位寄存器(21)出端15脚与移位寄存器(23)入端3脚连接，移位寄存器(23)入端6至8脚通过3根数据总线与指示位生成器(24)出端5至7脚连接、入端5脚分别与移位寄存器(21)入端11脚及同步复接器(5)出端3脚并接、出端9脚与同步复接器(5)入端5脚连接；同步复接器(5)出端1脚分别与采样器(12)、锁存器(13)及分频器(15)各入端9脚并接、出端2脚与移位寄存器(21)入端10脚连接、出端4脚与读信号生成器(22)入端3脚连接，读信号生成器(22)出端8脚与指示位生成器(24)入端3脚连接，采样器(12)、锁存器(13)、沿检测器(14)、分频器(15)、位计数器(16)、移位寄存器(17)、写信号生成器(18)、RAM缓冲器(19)、缓冲地址发送器(20)、移位寄存器(21)、(23)、读信号生成器(22)及指示位生成器(24)各入端20脚分别与电源(10)出端+V电压端并接、各入端21脚与地端并接。
3.根据权利要求1或2所述的异步/同步数据转换器装置，其特征在于收端同步接收器(7)由接收计数器(26)、指示位生成器(27)、移位寄存器(28)、(29)、写信号生成器(30)组成；缓冲器(8)由RAM缓冲器(31)、缓冲地址发生器(32)组成；异步发送器(9)由移位寄存器(33)、(34)、分频器(35)、位计数器(36)、读信号生成器(37)组成，其中同步分接器(6)出端1脚与接收计数器(26)入端3脚连接、出端2脚分别与接收计数器(26)、移位寄存器(28)、(29)各入端6脚并接、出端3脚、4脚分别与移位寄存器(28)入端3脚、5脚连接、出端5脚与分频器(35)入端3脚连接；接收计数器(26)出端9脚与指示位生成器(27)入端3脚连接，指示位生成器(27)入端6至8脚通过3根数据总线与移位寄存器(29)出端7至9脚连接、出端9脚与写信号生成器(30)入端3脚连接，写信号生成器(30)出端6脚与缓冲器地址发生器(32)入端6脚连接，移位寄存器(28)出端7至15脚通过9根数据总线与RAM缓冲器(31)入端1至9脚连接、出端16脚与移位寄存器(29)入端3脚连接，RAM缓冲器(31)出端10至18脚通过9根数据总线与移位寄存器(33)入端1至9脚连接、入端19脚与缓冲地址发生器(32)出端3脚连接，缓冲地址发生器(32)出端9脚及入端8脚分别与读信号生成器(37)入端5脚及出端6脚连接，分频器(35)出端9脚分别与移位寄存器(33)、(34)各入端10脚及位计数器(36)入端3脚连接，移位寄存器(33)出端15脚与移位寄存器(34)入端3脚连接，移位寄存器(34)出端9脚与微处理器(1)串口端2连接，位计数器(36)出端9脚与读信号生成器(37)入端3脚连接，接收计数器(26)、指示位生成器(27)、移位寄存器(28)、(29)、写信号生成器(30)、RAM缓冲器(31)、缓冲地址发生器(32)、移位寄存器(28)、(29)、写信号生成器(30)、RAM缓冲器(31)、缓冲地址发生器(32)、移位寄存器(33)、(34)、分频器(35)、位计数器(36)及读信号生成器(37)各入端20脚与电源(10)出端+V电压端并接、各入端21脚与地端并接。
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Cited By (2)
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| CN104360970A (zh) * | 2014-10-11 | 2015-02-18 | 中国船舶重工集团公司第七二四研究所 | 一种串行总线协议自动适配传输技术 |
| CN110221554A (zh) * | 2019-05-23 | 2019-09-10 | 南京双路智能科技有限公司 | 一种基于fpga的并串多路应用系统 |
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