CN115278143A - 一种基于fpga实现cml数字视频接口的方法 - Google Patents
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Abstract
本发明涉及数字视频接口领域，是一种基于FPGA实现CML数字视频接口的方法。包括硬件和软件，硬件含FPGA处理模块、视频编解码模块，软件含CML数字视频生成模块、TLK1501配置模块、GTX接口配置模块和CML数字视频解码校验模块，FPGA处理模块包括FPGA芯片及外部配套电路，该芯片使用Xlinx公司的Zynq7000系列XC7Z045‑2FFG900I型复杂可编程逻辑器件，为FPGA+ARM的多核异构逻辑器件，用于产生CML数字视频并行数据流、TLK1501配置、GTX接口配置和CML数字视频解码校验，视频编解码模块含CML数字视频编解码芯片及外部配套电路，该芯片使用TI公司的TLK1501IRCP。本发明提供一种采用FPGA实现CML数字视频接口的方法。
Description
技术领域
本发明涉及数字视频接口技术领域，具体是一种基于FPGA实现CML数字视频接口的方法。
背景技术
在现代军事装备中图像跟踪器等装备均配备了红外、电视等类型摄像头实现目标识别、跟踪、打精确击等功能。上述装备在使用时均需要通过串行接口摄像头采集的图像传输至下游处理单元进行解算、处理。经过调研发现上述装备多使用CML数字视频接口实现视频图像传输，而视频接口多采用TI公司生产的TLK1501IRCP型CML数字收发器进行设计。
在目前武器装备国产化、低成本化、低功耗化、小型化的大背景下，TLK1501IRCP型CML数字收发器具有成本高、FPGA资源及引脚占用率高和国产化替代难等缺点。
发明内容
本发明为了解放FPGA资源，降低成本，本发明提出采用FPGA的高速串行收发器(GTX接口)替代TLK1501IRCP型CML数字收发器实现CML数字视频接口的方法。
本发明所采用的技术方案为：一种基于FPGA实现CML数字视频接口的方法，包括硬件和软件，所述硬件包括FPGA处理模块、视频编解码模块，所述软件包括CML数字视频生成模块、TLK1501配置模块、GTX接口配置模块和CML数字视频解码校验模块，所述FPGA处理模块包括FPGA芯片以及外部配套电路，FPGA芯片使用Xilinx公司的Zynq7000系列XC7Z045-2FFG900I型复杂可编程逻辑器件，该器件为FPGA+ARM的多核异构逻辑器件，用于产生CML数字视频并行数据流、TLK1501配置、GTX接口配置和CML数字视频解码校验，所述视频编解码模块包含CML数字视频编解码芯片以及外部配套电路，CML数字视频编解码芯片使用TI公司的TLK1501IRCP。
所述FPGA处理模块中使用的GTX接口全称为Gigabit Transceiver，即吉比特收发器，所述GTX目前的线速度范围为1Gbps～12Gbps，有效负载范围为0.8Gbps～10Gbps。
所述片间通信包括两片FPGA之间和FPGA与DSP之间，所述板间通信包括电脑主板与交换机、硬盘与主板。
所述GTX收发器采用的是差分信号对数据进行传输，其中LVDS(Low VoltageDifferent Signal)和CML(Current Mode Logic)是常用的两种差分信号标准，单端信号是以地作为参考，而差分信号由两根几乎完全相同的线路来组成一对等值、反相信号，接收端通过比较两端电压差值来确定传输的是“0”还是“1”。
所述GTX收发器发送通道由线路编码器、发送缓冲器、并串转换器等模块组成，接收通道由串并转换器、时钟修正和通道绑定、线路译码、接收缓冲等模块构成，除了利用差分信号外，GTX收发器采用自同步技术，目前常用同步方式有系统同步、源同步和自同步，GTX收发器自同步接口主要包含并串转换、串并转换和时钟恢复三个模块。
所述TLK1501IRCP作为高速串并-并串收发器的一个代表性产品，所述TLK1501IRCP包括并串转换模块，串并转换模块及时钟模块。
所述TLK1501IRCP通过检测K28.5的IDLE码来进行同步的，所述TLK1501IRCP有两种控制方式发送同步码，一个是控制TX_EN，TX_ER为00使发送端强制发送同步码。另一个是当TLK1501IRCP在收发模式下(LCKREFN脚为1)，接收端收到错误的数据并进入同步捕获模式时，TLK1501IRCP内部状态机自动控制发送端发送同步码。
所述TLK1501IRCP有一个状态机，包含同步捕获模式、同步模式和误码监测模式。
本发明的有益效果：
本发明填补了CML数字视频接口和FPGA直接互联的空白，对CML数字视频接口芯片的国产化提供了良好的思路和实现方式，提高了导引头、图像跟踪器等武器装备的集成化、小型化水平。
为了解决CML数字视频接口国产化、低成本化、低功耗化、小型化技术的不足，本发明对常用的CML数字视频接口芯片TLK1501IRCP进行了分析，发现通过FPGA的高速串行收发器(GTX接口)模拟的方式，将数字视频接口的串行编码和并行解码功能集成至FPGA内部可极大的降低设计的复杂度，提高了相关武器装备的国产化、小型化以及低能耗水平。
本发明提供了一种基于FPGA实现CML数字视频接口的方式，用于实现CML数字视频接口的编解码功能，本发明采用单FPGA架构，主要应用FPGA端高速收发器接口实现。市场调研发现Xilinx、上海复旦微、深圳国微等多数FPGA芯片厂商所推出产品均集成至少1路×4高速收发器接口，均可通过本发明实现CML数字视频接口扩展。
本发明是一种低功耗的小尺寸的嵌入式图像处理技术，可适配多种分辨率和帧频，实现低数据链带宽下CML数字视频的实时采集、处理、输出。在各种机载，车载，舰载光电设备图像记录方向可广泛应用。
附图说明
图1为本发明一种基于FPGA实现CML数字视频接口的方法的原理框图。
图2为本发明一种基于FPGA实现CML数字视频接口的方法的GTX收发器内部结构框图。
图3为本发明一种基于FPGA实现CML数字视频接口的方法的TLK1501IRCP内部结构框图。
图4为本发明一种基于FPGA实现CML数字视频接口的方法的TLK1501IRCP工作时序图。
图5为本发明一种基于FPGA实现CML数字视频接口的方法的GTX收发器参考时钟频率配置。
图6为本发明一种基于FPGA实现CML数字视频接口的方法的GTX接收部分框图。
图7为本发明一种基于FPGA实现CML数字视频接口的方法的GTX发送部分框图。
具体实施方式
下面对本发明作进一步说明。
一种基于FPGA实现CML数字视频接口的方法，包括硬件和软件，所述硬件包括FPGA处理模块、视频编解码模块，所述软件包括CML数字视频生成模块、TLK1501配置模块、GTX接口配置模块和CML数字视频解码校验模块，所述FPGA处理模块包括FPGA芯片以及外部配套电路，FPGA芯片使用Xilinx公司的Zynq7000系列XC7Z045-2FFG900I型复杂可编程逻辑器件，该器件为FPGA+ARM的多核异构逻辑器件，用于产生CML数字视频并行数据流、TLK1501配置、GTX接口配置和CML数字视频解码校验，所述视频编解码模块包含CML数字视频编解码芯片以及外部配套电路，CML数字视频编解码芯片使用TI公司的TLK1501IRCP，该器件主要实现并行数据的串行编码和串行数据的并行解码功能。
所述FPGA处理模块中使用的GTX接口全称为Gigabit Transceiver，即吉比特收发器，是为了满足现代数字处理技术和计算技术庞大数据的高速、实时的传输，主要应用在片间通信、板间通信，传统的并行传输技术存在抗干扰能力低，同步能力差，传输速率低和信号质量差等问题。所述GTX目前的线速度范围为1Gbps～12Gbps，有效负载范围为0.8Gbps～10Gbps。目前GTX已经应用于光纤通道(FC)，PCI Express，RapidIO，串行ATA，千兆以太网，万兆以太网。
所述片间通信包括两片FPGA之间和FPGA与DSP之间，所述板间通信包括电脑主板与交换机、硬盘与主板。
所述GTX收发器采用的是差分信号对数据进行传输，其中LVDS(Low VoltageDifferent Signal)和CML(Current Mode Logic)是常用的两种差分信号标准，单端信号是以地作为参考，而差分信号由两根几乎完全相同的线路来组成一对等值、反相信号，接收端通过比较两端电压差值来确定传输的是“0”还是“1”，通常如果正参考电压与负参考电压的差值高于300mV，则信号为高；如果低于300mV，则信号为低。因为线路上受到的噪声干扰几乎完全相同，在计算差值时相减从而达到抵消的效果，这就使得差分信号抗干扰能力特别强，高速传输时不易出错。
所述GTX收发器发送通道由线路编码器、发送缓冲器、并串转换器等模块组成，接收通道由串并转换器、时钟修正和通道绑定、线路译码、接收缓冲等模块构成，除了利用差分信号外，GTX收发器采用自同步技术来解决时钟同步问题，目前常用同步方式有系统同步、源同步和自同步，系统同步利用片外的晶振进行同步，由于板间线路的长度不一致以及片内延迟不一致，在时钟速度较高时可能存在较大误差。源同步是在发送数据时同时发送一个时钟副本，这种设计需要更多的时钟端口。自同步将时钟包含在数据流中，从数据流中进行时钟恢复，不仅端口使用较少，而且不论是在高速还是低速，时钟延迟与数据延迟都保持一致，可以保证采样的正确性。GTX收发器自同步接口主要包含并串转换、串并转换和时钟恢复三个模块，时钟恢复是利用锁相环(PLL)合成出一个与输入串行信号的时钟频率一致的时钟，供采集数据用。
所述TLK1501IRCP作为高速串并-并串收发器的一个代表性产品，过去一直被应用于数字通讯系统中承担数据串并及并串转换的功能，所述TLK1501IRCP包括并串转换模块，串并转换模块及时钟模块。
所述TLK1501IRCP通过检测K28.5的IDLE码来进行同步的。
根据8B/10B编码规则，K28.5有两种码型，一种为0011111010(RD-极性，RunningDisparity)，另一种为1100000101(RD+极性)。TLK1501IRCP同步时只识别0011111010，1100000101为无效同步码。由于TLK1501IRCP是16位接口的，一个完整的同步码应为K28.5+D5.6或K28.5+D16.2，但最终的同步码应为K28.5+D16.2。根据8B/10B编码规则，一个数据帧内，所有字节的极性和应为0，每一个字节的RD极性都是根据上一个字节的RD极性来确定的，如上一个字节为RD-，则下一个就为RD+或0。这样当发送同步码时，如果上一个数据为RD-极性，则K28.5编码后就为RD+极性，即1100000101，但TLK1501IRCP不识别这个K28.5同步码。为了要得到RD-的K28.5(0011111010)，RD+的K28.5后应跟一个极性为0的数据，就是RD为0的5.6,即1010010110。这样K28.5+D5.6的RD就为RD+，则下一个K28.5就应为RD-，即0011111010，再加上一个RD+的D16.2，这样K28.5+D16.2的RD为0，TLK1501IRCP就一直发送K28.5+D16.2，直到同步。
所述TLK1501IRCP有两种控制方式发送同步码，一个是控制TX_EN，TX_ER为00使发送端强制发送同步码。另一个是当TLK1501IRCP在收发模式下(LCKREFN脚为1)，接收端收到错误的数据并进入同步捕获模式时，TLK1501IRCP内部状态机自动控制发送端发送同步码。
所述TLK1501IRCP有一个状态机，用来监测不同的工作状态，包含同步捕获模式、同步模式和误码监测模式。
在进行传送有效数据前，由于TLK1501IRCP需要进行同步，这时TLK1501IRCP就进入同步捕获模式，在这个模式下，只要TLK1501IRCP检测到3个连续的IDLE码或载波扩展码、或1个有效数据或错误的延时，即进入同步模式。当接收IDLE码并进入同步后，RX_ER，RX_DV即为00，这时如果接收到有效数据，RX-ER，RX-DV即为01。当正常接收数据时，如果TLK1501IRCP检测到数据误码，状态机即进入误码检测模式。检测模式当检测到4个连续的误码时，TLK1501IRCP即重新进入捕获模式。捕获模式有1，2，3三个等级。每检测到一个误码，就进入下一级，每检测到4个连续的正常数据，就返回上一级。如果要从监测状态回到正常状态，TLK1501IRCP最少要收到4个连续的正常数据。此时，需要注意RX_ER，RX_DV的状态，只要检测到一个误码，RX_ER，RX_DV即为11，这两个状态信号和内部状态机没有直接联系。
本发明的测试平台参照图1的硬件平台进行搭建。TLK1501IRCP线速率为600Mbps，本地时钟使用30MHz。由于本发明中接收和发送是异步关系，接收时钟和发射时钟必须独立，接收时钟使用RXOUT_CLK作为用户端接收同步时钟，当要发送数据的时候，必须使用TXOUT_CLK做为发送时钟。因此GTX收发器必须进行线速率匹配以保证收发数据的正确性和稳定性，GTX收发器在600Mbps线速率下参考时钟频率配置见图5。
FPGA处理模块采用本地频率为30MHz有源时钟，根据CML数字视频图像格式产生分辨率为1000×1000，帧率为48帧/s的并行图像数据送入TLK1501IRCP进行串行编码，编码输出CML电平信号外部连接至GTX收发器的接收端进行接收。由于TLK1501IRCP串行编码已经十分成熟，本发明不再详细介绍。反之FPGA进行并串转换后由GTX发出CML图像数据，TLK1501串行解码后通过总线将接收到的数据送回FPGA，以此验证GTX接口与TLK1501收发数据的正确性。
GTX接收部分中的PMA模块是用来保证硬件的物理连接可实现600Mbps的数据传输，还可以进行输入信号的极性翻转操作，一般情况下不需要调整极性，GTX接收部分框图见图6。除此之外，接收部分中的PRBS检测模块用于测试TLK1501IRCP的发出PRBS7码，以验证物理连接是否可靠。由于TLK1501IRCP芯片会发送K28.5控制码，而我们GTX模块自带K28.5的检测器，这样就能实现数据对齐，对齐控制是GTX实现TLK1501IRCP接收的一个重点，错误的检测K码会使数据无法对齐，最终恢复出错误的数据。当K28.5码对齐后，就能正确的实现数据边界对齐。TLK1501IRCP采用的是8B/10B编码方式，因此我们在实现时也需要进行8B/10B译码。将译码后的数据传输给RX_Buffer，以调整可能因时钟偏移引起数据的误采样。最后将数据发送到FPGA的RX_interface接口，FPGA根据收到的数据恢复出RX_EN、RX_ER、和RX_DATA[15:0]供FPGA其它模块使用。
由于发送部分是接收部分的逆过程，只需将要发送的TX_EN、TX_ER、和TX_DATA[15:0]信号译码为TLK1501IRCP的控制码和数据码即可。FPGA处理模块采用本地频率120MHz有源时钟，根据CML数字视频图像格式产生分辨率为1000×1000，帧率为48帧/s的并行图像数据送至GTX发送部分进行串行编码。编码输出CML电平信号外部连接至TLK1501IRCP的接收端进行接收。由于TLK1501IRCP并行解码已经十分成熟，本发明不再详细介绍。GTX发送部分框图见图7。
为了解决CML数字视频接口国产化、低成本化、低功耗化、小型化技术的不足，本发明对常用的CML数字视频接口芯片TLK1501IRCP进行了分析，发现通过FPGA的高速串行收发器(GTX接口)模拟的方式，将数字视频接口的串行编码和并行解码功能集成至FPGA内部可极大的降低设计的复杂度，提高了相关武器装备的国产化、小型化以及低能耗水平。
本发明提供了一种基于FPGA实现CML数字视频接口的方式，用于实现CML数字视频接口的编解码功能，本发明采用单FPGA架构，主要应用FPGA端高速收发器接口实现。市场调研发现Xilinx、上海复旦微、深圳国微等多数FPGA芯片厂商所推出产品均集成至少1路×4高速收发器接口，均可通过本发明实现CML数字视频接口扩展。
本发明是一种低功耗的小尺寸的嵌入式图像处理技术，可适配多种分辨率和帧频，实现低数据链带宽下CML数字视频的实时采集、处理、输出。在各种机载，车载，舰载光电设备图像记录方向可广泛应用。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。
Claims (8)
1.一种基于FPGA实现CML数字视频接口的方法，其特征在于：包括硬件和软件，所述硬件包括FPGA处理模块、视频编解码模块，所述软件包括CML数字视频生成模块、TLK1501配置模块、GTX接口配置模块和CML数字视频解码校验模块，所述FPGA处理模块包括FPGA芯片以及外部配套电路，FPGA芯片使用Xilinx公司的Zynq7000系列XC7Z045-2FFG900I型复杂可编程逻辑器件，该器件为FPGA+ARM的多核异构逻辑器件，用于产生CML数字视频并行数据流、TLK1501配置、GTX接口配置和CML数字视频解码校验，所述视频编解码模块包含CML数字视频编解码芯片以及外部配套电路，CML数字视频编解码芯片使用TI公司的TLK1501IRCP。
2.根据权利要求1所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述FPGA处理模块中使用的GTX接口全称为Gigabit Transceiver，即吉比特收发器，所述GTX目前的线速度范围为1Gbps～12Gbps，有效负载范围为0.8Gbps～10Gbps。
3.根据权利要求2所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述片间通信包括两片FPGA之间和FPGA与DSP之间，所述板间通信包括电脑主板与交换机、硬盘与主板。
4.根据权利要求3所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述GTX收发器采用的是差分信号对数据进行传输。
5.根据权利要求4所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述GTX收发器发送通道由线路编码器、发送缓冲器、并串转换器组成，接收通道由串并转换器、时钟修正和通道绑定、线路译码、接收缓冲等模块构成，除了利用差分信号外，GTX收发器采用自同步技术，目前常用同步方式有系统同步、源同步和自同步，GTX收发器自同步接口主要包含并串转换、串并转换和时钟恢复三个模块。
6.根据权利要求1所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述TLK1501IRCP作为高速串并-并串收发器的一个代表性产品，所述TLK1501IRCP包括并串转换模块，串并转换模块及时钟模块。
7.根据权利要求6所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述TLK1501IRCP通过检测K28.5的IDLE码来进行同步的，所述TLK1501IRCP有两种控制方式发送同步码，一个是控制TX_EN，TX_ER为00使发送端强制发送同步码；另一个是当TLK1501IRCP在收发模式下，LCKREFN脚为1，接收端收到错误的数据并进入同步捕获模式时，TLK1501IRCP内部状态机自动控制发送端发送同步码。
8.根据权利要求7所述的一种基于FPGA实现CML数字视频接口的方法，其特征在于：所述TLK1501IRCP有一个状态机，包含同步捕获模式、同步模式和误码监测模式。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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