JP2004520783A

JP2004520783A - バランス型データビット符号化に基づく並列通信

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Publication number: JP2004520783A
Application number: JP2003501163A
Authority: JP
Inventors: ディーシーセッションズ; ロバートジュニアカエサル; イヴァンスヴェストゥカ; デヴィッドエヴォイ; ティモシーポンティウス; マークジョンソン; アルヤンビンク
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-05-31
Filing date: 2002-05-29
Publication date: 2004-07-08
Also published as: US20030088317A1; WO2002098093A1; EP1400081A1; KR20030029117A; US6636166B2

Abstract

一実施例においては、データは、零の量と比較的等しい１の量を用いて符号化されたデータを転送することにより、データの完全さの喪失無しに並列データバス上を高速で転送される。本発明の一実施例によれば、バスインターフェース回路はＸデータビットの組をＹデータビットの組に符号化し、ここで、ＹはＸより大きい。該符号化は、送信されるべき各組において１の数と零の数とが略バランスするように実施される。特定の応用例は、Ｘデータビットの組を、Ｙデータビットの組においてバランスされた数の１及び零が存在するように符号化するステップを含む。特定の応用例においては、本発明は、送信及び受信モジュールの間の電流の流れを低減し、これにより、ＥＭＩを低減し、バスインターフェースに必要とされる電源ピンの数を低減し、並びに／又は上記並列データバスを介して通過される信号中の電圧サグによるＩ／Ｏ遅延及びスキューを低減する。

Description

【０００１】
【発明の属する技術分野】
本発明は、広くはデータ通信に関する。更に詳細には、本発明は、並列データ回路を介してデータを転送する方法及び装置、並びにノード間で比較的エラーのないデータ転送を達成するような符号化及び復号方法に関する。
【０００２】
【従来の技術】
電子産業は、高出力及び高機能回路を求めて努力し続けている。この点に関する著しい成果は、シリコンウェハ上での非常に大規模な集積回路の製造を経て達成されている。これらの複雑な回路は、しばしば、一組のデータに対して作用し、次いで該データを更なる処理のために受け渡すような機能的に規定されたモジュールとして設計される。斯様な機能的に規定されたモジュールからの該通信は、個々の個別回路間、同一のチップ内の集積回路間、及びシステム若しくはサブシステムの種々の部分に結合された又は斯かる部分内の離れて位置する回路間において、少量の又は大量のデータとして受け渡される。構成とは無関係に、上記通信は典型的には、データの完全さが維持されると共に回路設計が実施化スペース及び利用可能な動作出力に関する実施可能な限度に対して影響を受けるということを保証するために、密に制御されたインターフェースを必要とする。
【０００３】
より高出力、高機能な半導体装置への要求は、データが回路ブロック間で受け渡される速度を加速させるという一層増加した要求に繋がった。これらの高速通信アプリケーションの多くは、複数のデータビットが並列通信経路を介して同時に伝送されるような並列データ伝送を使用して実施化することができる。斯様な“並列バス処理”は、高データレートでのデータ転送を達成する良く受け入れられた方法である。所与のデータ伝送レート（時には、データと共に受け渡されるクロックにより確立される）に対しては、毎秒当たりのビットで測定される当該帯域幅は、並列データ相互接続を含むデータ信号の数の上記データ伝送レート倍と等化である。
【０００４】
典型的なシステムは、例えばケーブル、バックプレーン回路、チップ内のバス構造、他の相互接続又は斯様な通信媒体の組合せの形の、並列データ通信ライン（時には、データチャネルとも呼ばれる）とインターフェースし、及び斯かるラインを介して通信する多数のモジュールを含むことができる。送信モジュールは、データを、バスを介して該送信モジュール上のクロックと同期して送信する。このようにして、並列信号ライン上の遷移は、互いに及び／又は送信モジュール上のクロックと同期的関係で該送信モジュールを離れる。並列データ相互接続部の他端では、上記データはクロック信号と共に受信される。受信クロックは、典型的には、前記送信モジュール上のクロックから導出されるか、又は斯かるクロックと同期している。データが並列信号ラインを介して通過されるレートは、時には、（並列）“バスレート”と呼ばれる。
【０００５】
このようなシステムにおいては、適切なデータ復元をもたらすために、受信される信号（当てはまる場合には、及び受信クロック）が送信クロックと特定の位相関係を有することを保証するのが有利である。しばしば、受信端においては、送信されたデータ信号自身の間、及びデータ信号と受信クロックとの間に予測される量の“スキュー”が存在する。例えば、並列相互接続部における信号ラインの容量的及び誘導的負荷により導入される伝送遅延、Ｉ／Ｏ（入力／出力）ドライバ電源の変動、シンボル間干渉、並びに伝送ラインのインピーダンス及び長さの変化を含む多くのスキューの原因が存在する。どの現象がスキューを生じさせるかに関係なく、多くの用途においては、適切なデータ復元で通信を達成するには、この問題を考慮に入れなければならない。
【０００６】
高速アプリケーションを果たす並列相互接続の場合、これに関しては、スキューが“パターン依存性”のものであり、この問題の厳しさは軽減することができると共に、多くの例では殆ど克服することができることが分かった。このパターン依存性は、一部は、並列バスにおけるデータビット間で共用される不完全な電流源の結果である。該共用される電流源はドライバにおいてスキューを誘起させ、これが受信機おけるマージンを減少させ、これがデータ伝送エラーを生じさせ得る。
【０００７】
更に詳細には、高速並列通信ライン上で送信されているデジタルデータ組が論理零の組と論理１の組との間で急激に変化すると、内部Ｖｄｄ及びＶｓｓパッドに給電するラインにおける（抵抗性、誘導性及び／又は容量性）インピーダンスレベルの影響により、受信される信号が遅延されることが分かった。上記内部Ｖｄｄ及びＶｓｓパッドは、各データ送信出力ドライバにより共用される電源を供給する。例えば、高速並列通信ラインを介して送信されているデジタルデータが論理零の組であるような状況を考察してみると、データ出力ドライバの各々は当該データ通信ラインを論理ローレベルに維持するために自身のＶｓｓピンを介して電流を吸い出しており、各出力ドライバのＶｄｄピンによっては、実質的に電流は引き込まれない。並列通信ラインを介して送信されているデジタルデータが論理零の組から論理１の組に突然切り換えられたと仮定すると、内部Ｖｄｄ及びＶｓｓパッドと各出力ドライバの対応するＶｄｄ及びＶｓｓノードとの間には電流のレベルの著しい変化（例えば、増加）が生じる。Ｖｄｄは電流の流れが増加し、Ｖｓｓは電流の流れが減少するであろう。
【０００８】
このデータ依存性の電流変化は内部Ｖｄｄ及びＶｓｓパッドに大きな電流の変動を生じさせ、この結果、これら内部Ｖｄｄ及びＶｓｓパッドに給電するラインに固有の直列抵抗及びインダクタンスの間に大きな電圧降下を生じる。出力ドライバは、これら出力ドライバのＶｄｄ及びＶｓｓノードにおける電圧が復旧するまで、論理零から論理１へ急激に変化することができないから、送信されたデータ信号が、これら信号を論理１として特徴付けるのに必要な最小電圧レベルに完全に到達するまでに著しい遅延が存在する可能性がある。結果として、このような通信は、結果として信号伝送遅延、又は信号と受信クロックとの間のスキューを生じさせる。高速アプリケーションにおいては、このスキューの影響はクロック周波数のかなりの割合であり得、従ってデータの劣化の蓋然性が増加する。更なる電源レベルの低下及び更なるクロックレートの上昇を必要とする進展に伴い、このスキューの問題は一層顕著になった。
【０００９】
高速データ伝送のアプリケーションに関しては、種々の他の不都合な点が存在する。例えば、多くのインターフェースは、並列バスを介して斯様な高速データ信号を通過させるために要する電源ノード及び導体の数に関して、スペース及び材料コストの充分な配慮がされずに設計される。このような高速通信のために電流の消費率を低下させることにより、電源ノード及び導体ピンの数を減少させることができ、電源の厳しいアプリケーションにおいては、斯様な減少は重大であり得る。更に、高速並列データ通信アプリケーションにおいて電流の流れを低減することは、電磁干渉（“ＥＭＩ”）を大幅に減少させることができ、これは、受信モジュールにおける信号復元問題の蓋然性を低下させ、これにより高価で時には面倒なＥＭＩ遮蔽の必要性を低下させることができる。
【００１０】
【発明が解決しようとする課題】
従って、並列バスを介するデータ通信を改善することは、一層実施可能で高速な並列バスアプリケーションを可能にし、これはデータの完全性を維持すると共に実施化スペース及び電力消費を減少させる要求に対して敏感であるような高出力及び高機能な回路に直接繋がり得る。
【００１１】
【課題を解決するための手段】
本発明の種々の態様は、上述したような問題に対処して克服すると共に前述した特許文献に開示された実施例と関連して使用することができるような、並列通信ライン回路を介してのデータ転送に関するものである。並列データ回路を介しての高速データ転送に関わる１つのアプリケーションにおいては、本発明の一実施例はデータ伝送レートの大幅な上昇を可能にする一方、データの完全性を維持する。特定の実施例においては、本発明は送信モジュールと受信モジュールとの間の電流の流れを低減し、これにより、ＥＭＩの低下を生じさせ、並列データに要する電源ピン（もっと一般的には、電源ノード）の数を減少させ、及び／又は並列データ相互接続部を介して通過された信号における電圧サグによるＩ／Ｏ遅延及びスキューを低減させる。
【００１２】
或る特定の実施例は、デジタルデータが並列に転送されるようなデータ通信装置に関するものである。該装置は、通信チャネルとインターフェース回路とを含む。上記通信チャネルはデジタルデータを転送するように構成され、上記インターフェース回路は該通信チャネルに結合されると共に上記デジタルデータのＸビットの組を処理するように構成されている。Ｘビットの各組は符号化されたＹビットの固有の組へと、該Ｙビットの組における１の数と零の数との間のバランスが増加するように設計された符号化処理により変換され、ここで、ＹはＸより大きい。このバランスを増加させることにより、並列ビットドライバによる全体の電力消費は比較的一定に留まる一方、さもなければ斯かるドライバの電圧レイルにおける変動により発生されるスキューが大幅に軽減される。
【００１３】
方法の実施化によれば、本発明は並列通信チャネルを介して相互接続された第１ノードと第２ノードとの間でデジタルデータを通過させる方法に関するものである。上記並列通信チャネルとクロック通信経路とは、デジタルデータを前記データ伝送レートで転送するように構成される。並列データ回路は、該デジタルデータのＸビットの組を処理する（例えば、読み取り、書き込み及び／又は解析する）ように構成される。該Ｘビットの組はＹビットの組に、該Ｙビットの組における１の数と零の数との間の正確なバランスが増加するように、符号化され、ここで、ＹはＸより大きい。
【００１４】
本発明の他の実施例によれば、上記Ｘデータビットの組は、Ｙデータビットの各組においてバランスされた１と零の数が存在するように符号化される。
【００１５】
本発明の他の実施例は、斯様なインターフェースの符号化、復号及びシステム処理の態様に関するものである。
【００１６】
本発明の上述した概要は、本発明の示された各実施例又は全ての実施化を説明しようとするものではない。各図及び以下の詳細な説明が、これら実施例を一層詳細に例示している。
【００１７】
本発明は、本発明の種々の実施例の下記の詳細な説明を添付図面と共に考察することにより一層完全に理解されるであろう。
【００１８】
【発明の実施の形態】
本発明は種々の変形及び代替形態に従うが、特定のものを図面に例示として示し、以下に詳細に説明する。しかしながら、本発明を、説明される斯かる実施例に限定することを意図するものではない。反対に、意図するところは、添付請求項に規定された趣旨及び範囲内に入る全ての変形例、均等物及び代替例をカバーすることにある。
【００１９】
本発明は、並列なデータ通信経路により相互結合された２つのモジュール（機能ブロック）間でデータを転送する方法及び装置に広く適用可能であると信じられる。本発明は、データの完全性の維持並びに実施化スペース及び電力消費の低減を必要とする又は斯かる事項の利益を受ける高速データ転送アプリケーションに関して特に有利であることが分かった。斯様なアプリケーションの例は、なかでも、ＳＳＴＬ（スタブ直列送受信器ロジック）、ＲＳＬ（ランバス信号ロジック）インターフェース、並列データ通信経路が単一チップ上の２つのモジュールを相互結合するような密に結合されたアプリケーション、及び１９９８年１２月１８日に出願された米国特許出願第０９／２１５，９４２号（現在は、米国特許第６，３４７，３９５号）に開示された型式の基準チップ開発プラットホーム上のような同一のプリント回路基板上で互いに直に隣接するチップ間における基板外高速通信を含む。本発明は必ずしも斯様なアプリケーションに限定されるものではないが、本発明の種々の態様の理解は、そのような環境における例の議論を介して最も良く得られる。
【００２０】
本発明の一実施例によれば、並列データ通信装置は、並列データバスのデータラインに沿って伝達されるクロック信号により設定されるレートでデジタルデータを受け渡す。該装置は、更に、上記並列データライン上へと、当該デジタルデータのＸビットの組をＹビットの組として符号化するよう構成されたインターフェース回路を含み、ここで、ＹはＸより大きい。例えば、或るアプリケーションにおいてはＸは４であり、Ｙは８である一方、他のアプリケーションにおいてはＸは８であり、Ｙは１０である。該符号化は、上記Ｘビットのデータ組を、符号化されたビットの組における１の量と零の量とがバランスする方向のバイアス（偏り）により、Ｙビットの組へ変換することにより実行される。１と零の量の間のバランスを改善することにより、当該実施例は、送信モジュールと受信モジュールとの間の電流の流れを低減し、これにより、ＥＭＩを低減し、当該相互接続インターフェースに必要とされる電源ピン（もっと一般的には、電源ノード）の数を低減し、及び／又は並列データバス上を通過される信号のＩ／Ｏ遅延及びスキューを低減するために使用することができる。
【００２１】
図面を参照すると、図１ａは本発明による例示的な並列データ通信装置１１０を図示している。該装置１１０は、デジタルデータの６ビットの組を８ビットの組に符号化するように構成された内部プログラム又は回路を含むようなプロセッサ回路１１２を有している。プロセッサ回路１１２は例えばルックアップテーブル又は変換アルゴリズム（図示略）を用いた該回路の内部プログラム又は回路を使用して、データの符号化されたビットの組における１の量と零の量との間のバランス又はその近似（即ち、同一又は殆ど同一）をもたらすような符号化方法を実施する。例えば、プロセッサ回路１１２が“００００００”に対応するデータ値を送信しなければならない場合、これは論理零の数が論理１の数に等しくなるように“００００１１１１”に符号化することができる。プロセッサ回路１１２は、符号化された“００００１１１１”を８つの“データパッド”（又は出力ドライバ）１１６（０）〜１１６（７）へ出力する。
【００２２】
Ｖｄｄ及びＶｓｓ電源パッド（又は電源）１２０及び１２２は、典型的には、これら電源パッドが電源を供給するデータパッド１１６の各々と共にＩＣの内部に配置される。このようにして、各データパッド１１６は同一の電流源１２０及び１２２から電流を引き出すように競う。零及び１のバランスされた組として上記データ値を送信する（例えば、“００００００”を“００００１１１１”として送る）ことにより、並列通信ライン１２６（０￣７）上を送信されているデジタルデータが急激に変化した場合に、論理零の総数と論理１の総数とは同一のままとなる。結果として、電流源１２０及び１２２から引き出される電流も略一定のままとなり、内部Ｖｄｄ及びＶｓｓパッドと各データパッド１１６の対応するＶｄｄ及びＶｓｓノードとの間を流れる電流のレベルに著しい変化はない。上記スキュー軽減方法の利益を実現する典型的なアプリケーションにおいては、各６ビットデータ値は、対応する零／１のバランスされた８ビットコードを有するであろう。
【００２３】
前述したように、電流源（内部Ｖｄｄ及びＶｓｓパッド１２０及び１２２）から引き出される電流が同一に留まらなかったとしたら、各データパッド１１６の対応するＶｄｄ及びＶｓｓノードにおいて引き出される電流レベルに変化があり、この電流の変化は、送信される論理１の量及び論理零の量の急激な不均等さに比例する。かくして電圧降下が、Ｖｄｄ及びＶｓｓノードに接続するラインに固有の直列抵抗１２６及び１２８並びにインダクタンス１３０及び１３２の間に生じる。結果として、図１ｂに示すように内部Ｖｄｄ及びＶｓｓ電圧に著しいサグが生じ、これらサグが上記信号と受信クロックとの間にスキューを生じさせる。
【００２４】
ドライバの出力端における零／１バランスを増加させるためにデータ値を符号化する上記方法は、広い範囲のデータ伝送又はデータ符号化仕様を含む特定のアプリケーションに適合するように変化させることができる。例えば、スキューにさほど敏感でないアプリケーションにおいては、或る斯様な変形例は零と１との間の大凡のバランスのみを保証する。斯様な実施例においては、“００００００”は“０００１１１１１”に符号化することができ；この場合、零の数は１の数に正確には等しくないが、零及び１の各量は互いに近似している。奇数の並列データビットを必要とするアプリケーションにおいては、勿論、斯様な近似が必要である。何故なら、零の数は１の数に正確に等しくはなり得ないからである。他のアプリケーションは、さもなければ１と零の数の間を正確にバランスさせるのに利用可能であるであろうものより多いコードが必要とされる場合である。理想的には、零／１バランスを提供するようなコードは、最も頻繁に伝送されることが予測されるデータに対して使用される。当業者であれば、零と１の各量は、この差が図１ｂの電圧レイルを過度にサグさせる場合に互いに近似しないことは理解するであろう。例えば、或るアプリケーションにおいて、約１０％を超えるサグが存在する場合、又は零と１との比が０．６（３／５）未満又は１．６７（５／３）より大きい場合、伝送周波数に依存して、当該回路及びアプリケーション（又は複数のアプリケーション）は結果としてのスキューに耐えられないであろう。従って、本発明は“大凡の”バランスを得るための斯かる二値ビット関係は考察しない。
【００２５】
図２は、本発明の他の実施例による並列通信ライン装置２１０を示している。先の実施例と関連して、該装置２１０はデータ値符号化方法を使用し、該方法においてデータ値は回路２１１により符号化され、次いで送信モジュール２１２から受信モジュール２１４へと、並列データライン２１６及び２１８をクロックライン２２と共に使用して伝送される。クロックライン２２２は送信及び受信モジュール２１２及び２１４間のデータ通信レート及び同期を提供する。受信モジュール２１４において、プロセッサ又は他のデコーダ回路２３０は、逆アルゴリズム、ルックアップテーブル又は等化な回路を用いて上記データ値を６ビットデータ値に復号する。
【００２６】
該装置２１０は、６ビットデータ（“６ｂ”）グループ、８ビットデータ（“８ｂ”）グループ及び１２ビットデータクロック（１２ｂＤＣ）グループを含むアプリケーションに関するものである。１２ｂＤＣグループは、１２信号のデータ又はコマンドの通信を効率的に符号化する。或る場合には、より小さなグループを使用するのが有利である。１２ｂＤＣグループは、送信モジュール２１２と受信モジュール２１６との間の合計で１８個のピンに対して、差動クロック対及び２つの６ｂ８ｂエンコーダを含んでいる。１２ｂＤＣグループの半分は、合計で１０個のピンに対して、１つの６ｂ８ｂエンコーダと差動クロック対とを含む。符号化されていない差動対も、信号を伝送するために使用することができる。これらの差動対は１２ｂＤＣグループの半分と共に使用される上記クロック信号を共有することができるか、又は斯かる差動対が自身のクロック対を有することもできる。
【００２７】
多数の異なる６ｂ８ｂ符号化方法を使用することができ、第１の例の６ｂ８ｂ符号化方法は以下の通りである（英数文字は１６進である）：
【００２８】
【表１】

【００２９】
上記符号化方法は次のように表すことができる。

【００３０】
上記符号化方法において、Ｅ０〜Ｅ７は、符号化されたデータ値に対応すると共に当該ドライバにより出力されるべき８ビットを表している。Ｄ０〜Ｄ５は符号化されていないデータ値に対応する６ビットを表し、“！”は直に隣接する入力ビットの補数を示す。上記符号化方法は、８ビット並列データを介しての送信のために利用可能な２５６のコードのうちの６４のみを使用している。残りの指定されていないバランス型コードに対しては特別なコードを割り付けることができる。例えば、０ｘ３３、０ｘ３Ｃ、０ｘＣ３及び０ｘＣＣを同期コードとして割り当てることができる。
【００３１】
符号化されない符号化フロー制御は、モジュール間で非同期信号として伝送される。他の信号は１２のグループに分割される。全ての完全なグループに対しては、１２ｂＤＣグループが使用される。残りの信号に対する一例としての符号化方法は、以下のように表２に示される。
【００３２】
【表２】

【００３３】
１ないし３ビットのグループサイズは、如何なる関連するＤＣグループも用いずに個々の差動対及びクロック対により実施される。これらのサイズのクロックグループを用いて実施化する場合、オプションとして両ラインがハイ又は両ラインがローを用いるとして、従来の同期伝送方法も推奨される。
【００３４】
差動信号に関して使用される通信は、６ｂ８ｂグループと同様の伝送方法を使用するが、本質的に、１ｂ２ｂ符号化を用いた非常に小さなグループである。下記の表３及び表４は、有用な１ｂ２ｂ信号符号化及び差動クロック符号化を各々示している。
【００３５】
【表３】

【００３６】
【表４】

【００３７】
図３は、例えば上述した例示的６ｂ８ｂ符号化方法の実施化に有効なマルチプレクサ型エンコーダ回路３１０を示している。図３のエンコーダ回路は、３００ないし３０７で示す８個のマルチプレクサを含んでいる。各マルチプレクサの出力は“８ｂ”符号化されたデータ組の８ビットのうちの１つを形成し、これらの出力はマルチプレクサ３００ないし３０７に対して“Ｅ０”ないし“Ｅ７”により各々示されている。各マルチプレクサは８個のデータ入力端を含み、各入力端は“６ｂ”の符号化されていないデータ組の６ビット（Ｄ０ないしＤ５）のうちの１つを入力する。
【００３８】
少なくとも６個のデータビットを有するプロセッサを使用する１つの特定の実施例においては、８データビットの最下位側５ビット（Ｄ０〜Ｄ３）はマルチプレクサ入力端を駆動するように選択的に結合され、マルチプレクサ３００ないし３０７の各々の３つの選択入力端は該８データビットのうちの次の最上位側の３ビット（Ｄ３〜Ｄ５）により駆動される。図３のエンコーダ回路は、更に、幾つかの通常の論理回路３２０ないし３２２を含み、これら回路は上記プロセッサのデータバスにより選択的に駆動されて特別に指定されたコードを送信する。
【００３９】
他の６ｂ８ｂ符号化方法は下記の通りである。
【００４０】
【表５】

【００４１】
選択された符号化の符号化及び復号に関しては種々の回路実施化例を使用することができるが、図４は、直前の６ｂ８ｂ符号化方法によりデータの６ビットを８ビットに符号化する処理の実施例を示している。６ビットデータの組を入力した後（ブロック４１０）、当該エンコーダ回路は該組における１の数を検出する（ブロック４１２）。進む基準として右端又は左端を使用し、上記組の端部から最初の“１”が捜される（ブロック４１４）と共に、該組の上記端部から最初の“０”が捜される（ブロック４１６）。次いで、変換コードが選択されると共に、ブロック４１８及び４２０に示すように処理される。ブロック４２２及び４２４に関連して示されるように、同期コード４２２がオプションとして使用され、かくして符号化されたデータは受信モジュールへ送信される。
【００４２】
本発明の種々の態様が、前述した欠点に対処し、他のアプリケーションにとって有用な通信方法及び装置も提供する。本発明は、上述した特定の実施例に限定されると見なされるべきではない。種々の変形例、等価な処理及び本発明が適用可能な多数の構成も、本発明の範囲内に入る。例えば、上述した実施例は必ずしも請求項に記載された発明を限定するものと見なされてはならない。当業者であれば、他の通信装置も許容することができ、チップセット配列の間の通信のための同様に構成された単方向及び双方向インターフェースを用いて複数チップ又は単一チップ装置も実施化することができ、スキューの厳しさ及び正確にバランスさせる必要性（近似に対して）が、指定された設計、並びに各出力ドライバの電流の引き出し、Ｖｄｄ及びＶｓｓパッドに給電するラインのインピーダンスの大きさ並びに並列通信経路におけるビットの数等の関係する細目に依存することは理解するであろう。斯様な変形例は、添付請求項に記載された本発明の一部であると見なされる。
【図面の簡単な説明】
【図１ａ】図１ａは、Ｉ／Ｏパッドが並列データ通信ライン配列に接続されたデータ送信モジュールの概念図で、該モジュールは本発明による符号化方法を用いるプロセッサを含んでいる。
【図１ｂ】図１ｂは、上記Ｉ／Ｏパッドの並列データ通信配列側における送信に応答した、内部Ｖｄｄ及びＶｓｓ信号の電圧のプロットである。
【図２】図２は、本発明の一実施例による並列データ通信ライン装置の概念図である。
【図３−１】図３−１は、本発明の一層特定的な実施例による６ビット／８ビット符号化装置の一部を示す。
【図３−２】図３−２は、本発明の一層特定的な実施例による上記６ビット／８ビット符号化装置の他の部分を示す。
【図３−３】図３−３は、本発明の一層特定的な実施例による上記６ビット／８ビット符号化装置の他の部分を示す。
【図３−４】図３−４は、本発明の一層特定的な実施例による上記６ビット／８ビット符号化装置の他の部分を示す。
【図４】図４は、本発明によりデータの６ビットを８ビットに符号化する処理の他の実施例を示す。

Claims

論理１及び論理零を含むデジタルデータが並列に転送される並列データ通信装置において、
並列なデータ伝達回路を含み、前記デジタルデータを転送するように構成された通信チャネルと、
前記通信チャネルに結合されると共に、前記デジタルデータのＸビットの組を処理するように構成され、前記Ｘビットの各組は符号化されたＹビットの複数の組のうちの固有の１つに変換され、Ｘ及びＹは正の整数であって、ＹはＸより大きく、前記符号化されたＹビットの組の各々が少なくとも略同量の１及び零からなるようなインターフェース回路と、
を有することを特徴とする並列データ通信装置。
請求項１に記載の並列データ通信装置において、前記インターフェース回路は前記Ｘビットの組を前記Ｙビットの組に符号化するように構成されたエンコーダ回路を有していることを特徴とする並列データ通信装置。
請求項１に記載の並列データ通信装置において、前記インターフェース回路は前記Ｙビットの組を前記Ｘビットの組に復号するように構成されたデコーダ回路を有していることを特徴とする並列データ通信装置。
請求項３に記載の並列データ通信装置において、前記デコーダ回路が論理回路を含んでいることを特徴とする並列データ通信装置。
請求項１に記載の並列データ通信装置において、前記符号化されたＹビットの組が零の量と同じ量の１からなることを特徴とする並列データ通信装置。
請求項１に記載の並列データ通信装置において、前記インターフェース回路は、前記通信チャネルの一方のノードに前記Ｘビットの組をＹビットの組に符号化するように構成されたエンコーダ回路を更に有すると共に、前記通信チャネルの他方のノードに前記Ｙビットの組を前記Ｘビットの組に復号するように構成されたデコーダ回路を更に有していることを特徴とする並列データ通信装置。
請求項６に記載の並列データ通信装置において、前記Ｘビットの組は、前記Ｙビットの組においてバランスされた数の１及び零が存在するように符号化されることを特徴とする並列データ通信装置。
請求項６に記載の並列データ通信装置において、Ｘが６に等しく、Ｙが８に等しいことを特徴とする並列データ通信装置。
請求項８に記載の並列データ通信装置において、Ｉ／Ｏ並列データ相互接続部と、符号化されたＹビットを該Ｉ／Ｏ並列データ相互接続部を用いて送信及び受信する複数のＩ／Ｏモジュールとを更に有していることを特徴とする並列データ通信装置。
請求項９に記載の並列データ通信装置において、前記並列相互接続部は前記符号化されたＹビットに同期されたクロック信号を伝達するクロック信号通信経路を有していることを特徴とする並列データ通信装置。
論理１及び論理零を含むデジタルデータが並列回路を含む通信チャネルを介して並列に転送される並列データ通信方法において、
前記デジタルデータを、前記通信チャネルを介して転送するステップと、
前記通信チャネルに結合すると共に前記デジタルデータのＸビットの組を処理するステップであって、前記Ｘビットの各組は符号化されたＹビットの複数の組のうちの固有の１つに変換され、Ｘ及びＹは正の整数であって、ＹはＸより大きく、前記符号化されたＹビットの組の各々において１の量が零の量と少なくとも略同じであるようなステップと、
を有することを特徴とする並列データ通信方法。
請求項１１に記載の方法において、前記処理するステップが、前記Ｘビットの組を前記Ｙビットの組に符号化するステップを含んでいることを特徴とする方法。
請求項１１に記載の方法において、前記処理するステップが、前記Ｙビットの組を前記Ｘビットの組に復号するステップを含んでいることを特徴とする方法。
請求項１１に記載の方法において、前記処理するステップは、前記Ｘビットの組を前記Ｙビットの組に符号化し、符号化された前記デジタルデータをバスを介して送信すると共に次いで受信し、次いで前記Ｙビットの組を前記Ｙビットの組に復号するような各ステップを含んでいることを特徴とする方法。
請求項１１に記載の方法において、Ｘが６に等しく、Ｙが８に等しいことを特徴とする方法。
請求項１１に記載の方法において、前記Ｘビットの組は、前記Ｙビットの組においてバランスされた数の１及び零が存在するように符号化されることを特徴とする方法。
請求項１１に記載の方法において、前記Ｘビットの組は前記Ｙビットの組においてバランスされた数の１及び零が存在するように符号化され、Ｘは６に等しい一方、Ｙは８に等しく、前記処理するステップは前記通信チャネルを介して伝送されるビットを符号化及び復号するステップを含み、該通信チャネルがクロック信号通信経路を含んでいることを特徴とする方法。
論理１及び論理零を含むデジタルデータが通信チャネルを介して並列に転送される並列データ通信装置において、
前記デジタルデータを、前記通信チャネルを介して転送する手段と、
前記通信チャネルに結合すると共に前記デジタルデータのＸビットの組を処理する手段であって、前記Ｘビットの各組は符号化されたＹビットの複数の組のうちの固有の１つに変換され、Ｘ及びＹは正の整数であって、ＹはＸより大きく、前記符号化されたＹビットの組の各々において１の量が零の量と少なくとも略同じであるような手段と、
を有することを特徴とする並列データ通信装置。
請求項１８に記載の並列データ通信装置において、Ｙが奇数であることを特徴とする並列データ通信装置。
請求項１８に記載の並列データ通信装置において、前記Ｘビットの組は、前記Ｙビットの各組において１の数が零の数と等しくなるように符号化されることを特徴とする並列データ通信装置。