CN101523364A - Mac和phy接口配置 - Google Patents

Abstract

根据本发明的示例实施例，实现了一种使用内部数据总线在媒体接入控制层(MAC)(100)和物理层(PHY)(150)之间发送内部符号集的方法，该内部数据总线用于在MAC(100)和PHY(150)之间发送数据。内部符号的子集不具有对应的PHY符号。外部数据总线承载着数据符号。外部接口(102，118)在一个或多个专用命令线路上提供命令信息，并提供数据符号。编码器(108，110)将所提供的命令信息编码到一个或多个内部符号子集中。内部接口(106，107，109，111)使用内部数据总线在MAC(100)和PHY(150)之间发送一个或多个内部符号子集和数据符号。

Description

MAC和PHY接口配置

根据美国法典35 U.S.C第119条，本申请要求2006年8月15日提交的No.____名称为____的美国专利申请的优先权，通过引用将该专利申请的内容完全并入本文。

技术领域

本发明总的涉及通信，更具体地涉及一种包含MAC和PHY接口的通信方法和配置。

背景技术

为各种目的以及采用各种不同类型的装置和系统，实现了很多不同类型的电子通信。一种电子通信系统涉及那些与两个或多个不同组件之间的总线类型通信相关的通信。例如，计算机通常包括通过总线与外围设备进行通信的中央处理器(CPU)。在通信总线或其他链路上传递CPU和外围设备之间的指令和其他信息。

一种通信方法涉及使用PCI(Peripheral Component Interconncet，外围组件互连)系统。PCI是微处理器和附接装置之间的互联系统，其中在附接装置中紧密地间隔用于高速操作的扩展槽。使用PCI，计算机在继续支持工业标准结构(ISA)(旧标准)扩展卡的同时，能支持新的PCI卡。PCI被设计为独立于微处理器设计，并且与微处理器的时钟速度同步。PCI采用(多站式总线上的)有效路径来传输地址信号和数据信号，在一个时钟周期上传输地址，在下一个时钟周期上传输数据。要求快速访问其他适配器和/或系统存储器并且能被主处理器以接近该处理器的全部本地总线速度的速度访问的适配器可以驻留PCI总线。用突发传输来实现PCI总线上的读和写传输，从第一周期上的地址开始以及在一定数量的后续周期上的一系列数据传输能传输该突发传输。PCI类型结构得到了广泛的应用，并且现在应用于大多数的台式计算机上。

PCI Express体系结构与PCI结构类似，但有所改变。PCI Express体系结构采用为I/O总线提供扇出的交换器来代替PCI结构的多站总线。交换器的扇出能力有助于一系列与内插附件、高性能I/O的连接。交换器是逻辑元件，能在还包含主桥(host bridge)的组件中实现这种逻辑元件。在逻辑上，PCI交换器可以被认为是(例如)PCI至PCI桥的集合，其中一个桥是上游桥，上游桥通过其下游侧连接至专用局部总线，然后连接至一组另外的PCI至PCI桥的上游侧。

在提供了MAC和PHY芯片之间连接的PCI Express应用中，使用互联总线在它们之间传输数据和命令。其特定的芯片和封装大小限制了用于输入/输出目的的可用管脚数量。有时，管脚数量是一个与芯片裸片上能获得的逻辑电路数量相当或比它更大的制约因素。而且，在很多应用中，芯片之间的互连由于布线空间不足和约束而受到限制。例如，信号频率的增大通常要求可能迅速消耗可用布线空间的严格布线原则。

这些和其他限制对具有各种通信方式的集成装置的实施提出了挑战。

发明内容

本发明的各个方面涉及用于各种计算机电路的通信方法，诸如那些包括通信BUS类型结构(例如，PCI结构)和其他结构的计算机电路。在多个实施例和应用中举例说明了本发明，以下将概括这些实施例和应用。

根据本发明的示例实施例，实现了媒体接入控制层(MAC)和物理层(PHY)接口。该接口使用具有符号集的第一协议在MAC和PHY之间传输数据。PHY接口使用第二协议来传输数据，第二协议的符号集是第一协议的子集。使用第一协议中未出现在第二协议中的符号，在MAC和PHY接口之间传输状态线路和命令线路。然后，状态线路和命令线路被解码，并且提供给适当的逻辑电路。

根据本发明的示例实施例，MAC和PHY接口是计算机系统的一部分，并且PHY接口是PCI express接口。

根据本发明的示例实施例，实现了一种方法，该方法使用用于在MAC和PHY之间传输内部符号集的内部数据总线，在媒体接入控制层(MAC)和物理层(PHY)之间传输数据。存在不具有对应的PHY符号的内部符号子集。提供了承载于一个或多个专用命令线路上的命令信息。还提供了承载于外部数据总线上的数据符号。所提供的命令信息被编码为一个或多个内部符号子集。使用内部数据总线在MAC和PHY之间发送所述一个或多个内部符号子集。

根据本发明的示例实施例，实现了一种系统，该系统使用用于在MAC和PHY之间传输内部符号集的内部数据总线，在媒体接入控制层(MAC)和物理层(PHY)之间传输数据。存在不具有对应的PHY符号的内部符号子集。该系统包括：承载数据符号的外部数据总线；外部接口，用于提供承载于一个或多个专用命令线路上的命令信息并且提供数据符号；编码器，用于将所提供的命令信息编码为一个或多个内部符号子集；以及内部接口，其使用内部数据总线在MAC和PHY之间传输一个或多个内部符号子集。

本发明的上述综述并不是想要说明本发明的每个实施例或每种实现。本发明的上述综述并不是想要描述本发明的每个所示的实施例或每种实现。下文的附图和详细说明更具体地说明了这些实施例。

附图说明

结合附图考虑本发明的多个实施例的下文的详细说明，会对本发明有一个更彻底的理解，其中：

图1示出了根据本发明的示例实施例的MAC和PHY接口的框图；

图2表示根据本发明的示例实施例的TXDATA侧的框图；

图3表示根据本发明的示例实施例的RXDATA编码器侧的框图；

图4示出根据本发明的示例实施例的PHY信号，该信号使用低管脚数PHY接口向MAC和从MAC传输数据；

图5示出根据本发明的示例实施例的具有22至25个管脚的低管脚数PHY接口的一部分；

图6示出根据本发明的示例实施例的用于接口的参考时钟；

图7示出本发明的示例实施例所使用的TX命令信号的有效组合；

图8示出本发明的示例实施例所使用的有效K-代码集；

图9示出根据本发明的示例实施例的从MAC到PHY的可能COMMAND序列的编码和解码综述；

图10示出根据本发明的示例实施例的PHYSTATUS编码的示例；

图11示出根据本发明的示例实施例的RXVALID编码的示例；

图12示出根据本发明的示例实施例的RX解码的示例；

图13示出根据本发明的示例实施例的RXSTATUS编码的示例；

图14示出根据本发明的示例实施例，解码器是如何使用各个位来对来自PHY的某个状态/某些状态进行解码的；

图15示出根据本发明的示例实施例的2eK-代码启动和停止PXPIPE侧的平行环回的示例；

图16示出根据本发明的示例实施例的ek-代码启用和禁用线路反转(lane reversal)的示例；

图17示出根据本发明的示例实施例的TXELECIDLE编码的重新定义，以及

图18示出根据本发明的示例实施例的来自PHY的响应。

虽然本发明能被变更为各种变型和可选形式，但是在附图中用示例已经示出了本发明的特定形式，并且将对这些特定形式进行详细说明。然而，应该理解，这样做的目的不是要将本发明局限于所述的特定实施例。相反，目的是要覆盖落入所附权利要求限定的本发明范围的所有变型、等价物和替代物。

具体实施方式

本发明被确认为适于涉及电子通信的各种电路和方法，尤其适于那些涉及MAC和PHY之间通信的电路和方法。虽然本发明不必限于这些应用，但是通过这个环境下的示例讨论能更好地理解本发明各个方面。

根据本发明的示例实施例，实现了一种用于在MAC和PHY装置之间传输信息的接口协议。MAC或PHY装置在专用命令线路上接收命令信息，还在采用不同于命令线路的线路的数据总线上接收数据符号。接收到的符号是能对N个符号的集合进行编码的第一数据格式的一部分。PHY被安排为将第一数据格式的数据符号转换为第二数据格式的数据符号。第二数据格式限于M个有效符号的集合，其中M小于N。因此，在第一数据格式中存在一个在第二数据格式中没有对应的有效符号的符号集。MAC接口协议将命令信息编码为那些没有任何对应符号的符号。然后，使用内部数据总线在MAC和PHY装置之间传输编码符号。这对于降低MAC和PHY之间接口的管脚数特别有用。

根据一个实施例，第二格式具有限制有效符号数量的传输限制。例如，一些传输协议要求具有平衡二进制位(即，相等的0和1)的符号。有时，这种限制在差分对和其他传输中是必要的(例如，对于AC耦合信号，用以避免DC漂移进入)。另一个示例传输限制是避免大量的相同值的连续位。通常，在时钟信号通过追踪数据转换与数据同步的情况下，这种限制是必要的。

在更具体的实施例中，装置是PCI Express装置。MAC和PHY装置作为基于PHY的差分信号环境和MAC信号环境之间的接口。MAC和PHY装置组合的外部接口可根据PCI Express标准来工作。在特定例子中，MAC和PHY装置主要根据PHY接口的PCI Express标准来工作。MAC和PHY装置将(例如，根据PIPE或PXPIPE接口)采用命令线路以其他方式实现的命令数据编码为符号。这些符号可以选自MAC至PHY接口未定义的符号。在一个例子中，使用了被专门定义的COMMA符号或K符号。COMMA符号是一种特定的位组合模式，其可被用来确定数据流中的符号排列。COMMA符号可由唯一的位组合模式组成，该模式用在位流中来识别通常在常规的用户数据中不会发现的特殊控制序列。8位至10位编码本质提供了comma序列，该序列不出现在非comma字符的传输中，因此，能识别符号边界。

图1示出根据本发明的示例实施例的MAC 100和PHY 150，以及其间接口的框图。数据在MAC接口102和PHY接口118之间流动。在数据总线上接收来自MAC接口的数据，该数据是由总线接口106接收到的。数据总线用符号集传输数据。由于PHY接口的性质，存在一组其他的有效符号集，这个符号集未被使用但也能在该数据总线上传输。增强符号编码器108接收专用的命令/状态线路。专用线路承载着PHY接口使用的信息。因此，它们被编码为其他有效符号中的符号并且被发送到总线接口106。总线接口106将这些符号发送到PHY 150，具体来讲是发送到总线接口111。

命令/状态线路可选自多个可能的命令/状态线路。例如，一些命令/状态线路可能要求立即传输，或者可能在数据总线不可靠的情况下(例如，启动、关机或睡眠模式)，使用这些线路。因此，并不是所有的命令/状态线路需要被编码或解码。给予系统的设计者选择哪些命令/状态线路被编码和哪些命令/状态线路保持为专用线路的能力，在本发明的各个实施例的应用中提供了更大的灵活性。这种灵活性对于在各种平台上实现本发明的变型尤其有用。

在PHY侧150上，增强符号解码器112将编码的命令信号解码回专用命令线路。发送编码器115使用协议对来自解码器112的数据进行编码，该协议具有与每个编码的命令符号对应的有效符号。然后，TX模块116传输来自发送编码器115的数据。这些协议的示例包括各种线路编码协议，诸如64b/66b、8b/10b、5b/6b或3b/4b。这些协议的PHY侧上的有效符号集由于各种发送要求而经常受到限制。例如，差分信号可能要求平衡(DC)符号或者被限制为没有过多的值相同的位(例如，以允许从数据信号提取准确的时钟)的符号。这还可能有助于减小其他数据总线之间的噪声问题。虽然图1示出PHY侧150使用差分信号，但是本发明的各种实施例也适用于其他信号协议。

还示出了PHY侧150具有RX模块114，该模块114接收输入数据并且产生状态/命令线路。接收解码器113将来自RX模块114的数据解码为具有有效符号的协议，这些有效符号没有出现在从RX模块114接收的数据的协议中。然后，这些有效符号被用来对经过增强符号编码器110的状态/命令符号进行编码。与增强符号编码器模块108类似，这些状态/命令线路被编码为其他未被使用的符号，并且被发送到总线接口109。这些符号被传输到MAC侧100，更具体地讲，被传输到总线接口107。增强符号解码器104对编码的状态/命令线路进行解码，并且将对应的状态/命令线路提供给MAC接口102。在一个特定实施例中，发送编码器115和接收解码器113都在10b和8b协议之间转换数据。如在此所讨论的一样，还能使用各种其他协议。

在本发明的一个实施例中，采用了使用可编程逻辑器件来提供本文讨论的功能的电路来实现图1的MAC和PHY系统。例如，可在可编程逻辑装置内实现每个模块102。

在本发明的另一个实施例中，使用一个或多个集成电路芯片来实现图1的MAC和PHY系统。

在一个例子中，使用了一个或多个集成电路芯片、离散逻辑模块和/或可编程逻辑模块的组合。在另一个例子中，对MAC部分采用一个集成电路芯片，而对PHY部分采用另一个集成电路芯片。在另一个例子中，可在单个芯片上实现整个MAC和PHY接口。

本发明的一个特定实施例涉及PCI Express MAC/PHY接口。虽然本发明不限于这种接口，但是以下讨论公开了这种接口的各个方面。显然，可以使用多个类似的实施方式来实现很多特定细节，诸如，位选择。在这种方式下，特定细节意味着仅仅表示特定实施例，并不意味着对本发明的限制。

本发明的各个方面利用了这样的事实，即在PHY和MAC之间的命令和状态信号绝大多数是静态的。使用序列对(TXDATAK，TXDATA[7:0])和(RXDATAK，RXDATA[7:0])的特殊序列来对这些命令和状态信号进行解码。

对于发送信号，在可能的512个组合(即，TXDATAK和TXDATA[7:0]为9条线路)中，仅仅256个数据符号(TXDATAK为低)和大约12个已知为K代码的其他符号具有有效的定义意义。这意味着大约244个字符(所有的字符，包括TXDATAK为高)不具有任何意义，并且将不会出现在正常的数据发送或接收中。类似的道理也适用于RTXDATAK和RXDATA[7:0]。

当未出现数据传输时，大多数命令和状态信号反转(toggle)。这个特性允许这些命令和状态信号被编码为特定的TXDATAK或RXDATAK字符。在下文中将使用DATAK字符(或K-代码)的简化符号来表示TXDATAK字符或RXDATAK字符。在这些命令和状态信号在正常数据传输中发生变化的情况下，用特定的DATAK字符代替这些符号。例如，在正常数据传输期间Rx极性能发生变化，不过这出现在TS1/TS2集传输期间。TS1和TS2集总是具有Comma。因此，代替表示COMMA以及Rx极性＝1的COMMA，发送一个新定义的K-代码(COMMA-P)。

COMMA被定义为DATA[7:0]＝BCh＝“10111100”，及DATAK＝“1”。只要PCI Express没有将DATA[7:0]序列定义为有效的K-代码，那么，COMMA-P就可以是任何一个DATA[7:0]的8位序列，而且DATAK＝“1”。

以下方法考虑了被称为eK-代码(即，Enhanced K-代码)的新K-代码的定义，该eK-代码用于PCI Express所特有的传输命令和状态信息中。不失一般性，虽然实际实施的各种变型可能发生变化，但是在说明书中只给出了编码方案的一个可行示例。

图4示出了根据本发明的示例实施例的使用低管脚数PHY接口来向MAC或从MAC传输数据的PHY信号。图6示出该接口所使用的参考时钟。

如图5所示，低管脚数PHY接口具有22至25个管脚。低管脚数PXPIPE接口包括eTXDATA和eTXDATAK线路上的从MAC到PHY的命令信号的编码，以及包括eRXDATA和eRXDATAK线路上的从PHY到MAC的状态(STATUS)信号的编码。

下列命令信号被编码并且用TXDATA和TXDATAK对其进行复用以生成eTXDATA和eTXDATAK：

TXDETECTRX_LOOPBACK；TXELECIDLE；TXCOMPLIANCE；RXPOLARITY；和POWERDOWN[1:0]。

图2表示TXDATA侧的框图。编码器是MAC的一部分，解码器是PHY的一部分。编码利用了以下事实，即并非所有的Tx命令信号的组合都是有效的，从而简化了编码符号。图7示出了有效的组合。

当没有发送数据时，编码还使用未用的K-代码在PIPE接口上发送命令信号的编码值。当正在发送数据时，所选的有效符号被编码为K-代码，该K-代码不是有效的K-代码集的一部分。图8中示出了有效的K-代码集。

为了简化编码和解码，TXDATA[4]和TXDATAK主要被用来从编码的K-代码中区分出正常数据/k-代码。这是一个能简化解码器逻辑电路的部分解码的示例。使用了TXDATAK，这是因为只有不是PCI Express定义的有效8b/10b符号集部分的字符是具有TXDATAK＝1的字符(即，K-代码)。使用了TXDATA[4]，这是因为从图7可以看出，所有由PCI Express定义的有效K-代码都具有TXDATA[4]＝1。

关于接收部分，下列状态信号被编码，并且被复用到eRXDATA和eRXDATAK：RXVALID和PHYSTATUS。图3表示RXDATA编码器侧的框图。与TX编码一样，RX编码利用了状态符号有时无效的事实，并且只有在RXDATA和RXDATAK线路上没有发送有效数据时才发送这些状态信号。

在一个特定实施例中，管脚数从33-管脚数(PXPIPE)减少到25-管脚数(LPXPIPE)。当减少了8个管脚时，具有25个管脚的LPXPIPE可传输与33-管脚的PXPIPE传输的信息相同的信息。

对各种命令信号进行编码，以产生eTXDATA和eTXDATAK。虽然用于编码和解码的各种方案都是可行的，但是下文的说明只是提供一种表现形式。PXPIPE不支持P2电源管理状态，因此，不能将其编码成eTXDATA和eTXDATAK。如在此所讨论的一样，可对编码进行扩展，以及可实现各种方法来对P2电源管理状态和与该状态相关的命令信号进行编码。使用一种这样的方法，使用部分编码来简化编码和解码逻辑电路(即，解码器不关注eTXDATA[7:0]和TXDATAK的所有的9个位，就将COMMAND/STATUS解码)。还可以选择完全解码方案，其中解码器使用所有的9条数据线路来解码被编码的COMMAND/STATUS信息。

从图7可以看出，当POWERDOWN＝00时，TXELECIDLE只能是‘0’，在所有其他状态下，TXELECIDLE是‘1’。当TXELECIDLE是‘1’时，TXDATA和TXDATAK上的数据是“无关(don’t care)”。这是因为只有在POWERDOWN＝00和TXELECIDLE＝0时，PHY才发送数据。

当POWERDOWN＝00和TXELECIDLE＝0时，在TXDATA和TXDATAK线路上仅出现有效的DATA字符(D-代码)和DATAK(K-代码)。由于是由PCI Express规范(Specification)定义的，有效数据或DATAK字符具有下列性质：数据字符中的有效的数据字符具有TXDATAK＝0，DATAK字符中的有效DATAK字符至少具有TXDATAK＝‘1’和TXDATA[4]＝‘1’。编码器和解码器使用上述性质来对eTXDATA和eTXDATAK进行编码。下面说明编码和解码规则。

当POWERDOWN＝00、TXELECIDLE＝0及TXDATAK＝0时，编码器不变地将TXDATA和TXDATAK传递为eTXDATA和eTXDATAK。而且，当eTXDATA和eTXDATAK包含要被发送的有效数据字符，解码器将eTXDATAK＝0解码为TXELECIDLE＝0和POWERDOWN＝00。

当POWERDOWN＝00、TXELECIDLE＝0及TXDATAK＝1时，编码器不变地将TXDATA和TXDATAK传递为eTXDATA和eTXDATAK。当eTXDATA和eTXDATAK包含要被发送的K-代码时，解码器将eTXDATAK＝1和eTADA[4]＝1解码为TXELECIDLE＝0、POWERDOWN＝00。

当TXELECIDLE＝1(TXELECIDLE＝1在电源管理状态为P0、P1和P0s时是可能的)时，对于所有状态，解码器强制eTXDATAK＝1和eTXDATA[4]＝0。解码器将eTXDATAK＝1和eTADA[4]＝0解码为TXELECIDLE＝1。

这产生了eTXDATA和eTXDATAK的唯一组合的集合，其中eTXDATA[4]＝0和eTXDATAK＝1。当正在发送有效的D-代码或K-代码时，该组合不会出现。发送的eK-代码不是PCI Express规范中的预定义的有效K-代码中的代码。

当TXELECIDLE＝1时，POWERDOWN可以是分别表示P0、P0s和P1状态(其中不支持P2)的00、01或10。编码器将POWERDOWN[1:0]位编码为eTXDATA[1:0]。编码器/解码器遵循以下规则。编码器将TXELECIDLE＝‘1’编码到下述的eTXDATAK＝1、eTXDATA[4]＝0、eTXDATA[1:0]＝POWERDOWN[1:0]。解码器将eTXDATAK＝1和eTXDATA[4]＝0解码为TXELECIDLE＝1和POWERDOWN[1:0]＝eTXDATA[1:0]。

Intel PIPE Specification将该信号定义为在不同POWERDOWN状态下具有不同含义。例如，在P1模式下，当TXDETECTRX LOOPBACK为高电平时，PHY被指示来执行接收器检测序列。在P0模式中，当TXDETECTRX LOOPBACK为高电平时，PHY被指示来执行环回操作。

TXDETECTRX和LOOPBACK分别被编码到eTXDATA和eTXDATAK。对于POWERDOWN＝10时的TXDETECTRX(即，TXDETECTRX_LOOPBACK＝1)的编码，编码器将POWERDOWN＝10、(仅对于TXELECIDLE＝1为有效值)和TXDETECTRX_LOOPBACK＝1编码为eTXDATAK＝1、eTXDATA[4]＝0、eTXDATA[1:0]＝POWERDOWN[1:0](与POWERDOWN编码/解码相同)和eTXDATA[2]＝TXDETECTRX_LOOPBACK。当eTXDATA[2]位是高电位时，PHY被指示为进行接收器检测序列。解码器将eTXDATAK＝1、eTXDATA[4]＝0、eTXDATA[1:0]＝10和eTXDATA[2]＝1解码为TXELECIDLE＝1、POWERDOWN＝10和TXDETECTRX_LOOPBACK＝1。eTXDATA[2]专门表示TXDETECTRX，因此当eTXDATAK＝1和eTXDATA[4]＝0时，解码器不必查看eTXDATA[1:0]来证实POWERDOWN状态为10。仅在POWERDOWN状态为P1(即10)时，才能进行TXDETECTRX。

当对LOOPBACK编码时，当POWERDOWN＝00＝P0和TXELECIDLE＝0时，发出LOOPBACK信号。这意味着PHY正在主动地发送。然而，PHY不发送出现在TXDATA和TXDATAK上的数据，只是在内部环回接收到的数据。这意味着在LOOPBACK期间，TXDATA和TXDATAK对于PHY是“无关”。

为了保留先前的编码/解码，编码器优先考虑TXELECIDLE，并且使用K-代码来向解码器发送LOOPBACK信号。在环回期间，信号具有以下状态：POWERDOWN＝00、TXELECIDLE＝0和TXDETECTRX_LOOPBACK＝1。编码器需要将这个状态编码为解码器易于解码的K代码，即为TXDATAK＝1、TXDATA[4]＝1的K-代码，这对应于正常的K-代码传输模式，最后利用TXDATA[0]＝1、TXDATA[1]＝1和TXDATA[7]＝0来解码LOOPBACK。

这些K-代码不是PCI Express Specification中的预定的有效K-代码部分。编码器使用POWERDOWN＝00、TXELECIDLE＝0和TXDETECTRX_LOOPBACK＝1来对以下进行编码：eTXDATAK＝1、eTXDATA[4]＝1、eTXDATA[7]＝0、eTXDATA[1]＝1、eTXDATA[0]＝1。

解码器使用eTXDATAK＝1和eTXDATA[4]＝1对TXELECIDLE＝0和POWERDOWN＝00进行解码。其还是用eTXDATA[7]＝0、eTXDATA[1]＝1和eTXDATA[0]＝1对TXDETECTRX_LOOPBACK＝1进行解码。

在顺应模式传输(compliance pattern transmission)期间，当要求PHY发送具有负的非奇偶性(disparity)的COMMA时，TXCOMPLIANCE为高电平。顺应模式由COM-DATA-COM-DATA组成。

由于在正常数据传输期间TXCOMPLIANCE是有效的，并且当在PIPE接口上正在传输COMMA时，为了简化解码，使用了由PCIExpress规定的预定集合之外的eK-代码。

eK-代码需要具有eTXDATAK＝1和eTXDATA[4]＝1。这在简化POWERDOWN＝00、TXELECIDLE＝0的解码中是有用的。另外的位被编码，并在此得到说明。

当TXCOMPLIANCE＝1、TXDATA＝BC(hex)和TXDATAK＝1时，编码器使用TXCOMPLIANCE使eTXDATA[3]＝0。在不进行变化的情况下传递所有其他位。解码器将eTXDATA＝“10110100”和eTXDATAK＝1解码为POWERDOWN＝00，TXELECIDLE＝0(由于eTXDATA[4]＝1)。eTXDATA[3]＝0和eTXDATA[0]＝0解码为TXCOMPLIANCE＝1。使TXDATA[3]为1，这使TXDATA为BC(hex)(即，COMMA的代码)。

在正常的数据发送期间，PHY能被指示来改变极性。这通常发生在PHY正在发送/接收TS1/TS2训练集的时候。

在这种特定情况下，不能将每个有效字符映射为等效的被编码的K-代码来表示RXPOLARITY。因此，选取了是TS1/TS2集的一部分中的3个字符。所选字符包括COMMA、D5.2和D10.2。

然后，每当编码器在TX接口上看到COMMA并且RXPOLARITY为高电平时，就发送预定的eK-代码(COMMA-P)。然后，每当解码器在eTXDATA和eTXDATAK线路上看到COMMA-P时，其都将声明RXPOLARITY为高电平。

类似地，当RXPOLARITY为高电平时，编码器根据D-代码对后续的eK-代码进行编码：D5.2→D5.2-P和D10.2→D10.2-P。

下文示出各种字符的示例编码和解码规则。

对于COMMA-P，编码器识别出COMMA正在TXDATA和TXDATAK上发送，然后使eTXDATA[2]＝0。编码器在不做任何修改的情况下传递所有其他信号。解码器将eTXDATAK和eTXDATA[4]解码为POWERDOWN＝00和TXELECIDLE＝0。其还将eTXDATA[2]＝0和eTXDATA[0]＝0解码为RXPOLARITY＝1，并且使TXDATA[2]＝1以取回TXDATA和TXDATAK线路上的BC(hex)(即，COMMA)。

对于D5.2-P，编码器首先识别出D5.2出现在TXDATA和TXDATAK线路上，然后使eTXDATAK＝1，eTXDATA[4]＝1。解码器将eTXDATAK＝1和eTXDATA[4]＝1解码为POWERDOWN＝00和TXELECIDLE＝0。解码器还将eTXDATA[7]＝0、eTXDATA[0]XOReTXDATA[1]解码为RXPOLARITY＝1，并且使TXDATA[4]＝0和TXDATAK＝0。

对于D10.2-P(D10.2＝01001010)，解码器首先识别出D10.2出现在TXDATA和TXDATAK线路上，然后使eTXDATAK＝1，eTXDATA[4]＝1。解码器将eTXDATAK＝1和eTXDATA[4]＝1解码为POWERDOWN＝00和TXELECIDLE＝0。解码器还将eTXDATA[7]＝0、eTXDATA[0]XOR eTXDATA[1]解码为RXPOLARITY＝1，并且使TXDATA[4]＝0和TXDATAK＝0。

RXPOLARITY的编码/解码依赖于以下事实：COMMA、D5.2和D10.2周期出现在PCI Express数据流中，RXPOLARITY意味着反转用于简单的PCB布局的RX-P和RX_N极性，并且不意味着从符号到符号反转(toggle)。相反地，RXPOLARITY通常用作相对静态的信号。

图9示出从MAC到PHY的可能COMMAND序列的编码和解码概括。解码器使用在eTXDATA和eTXDATAK列中为黑体的值来解码命令信号。PHYSTATUS和RXVALID可以被编码为eRXDATA和eRXDATAK。类似于TXDATA，RXDATA编码使用eK-代码来将信息编码到RXDATA侧。

下文的讨论将说明接口要求和某些信号是如何被编码为结果。

复位后，接收侧处于idle状态，因此用RXDATA复用PHYSTATUS。在接收器检测期间，接收侧处于idle状态，因此用RXDATA复用PHYSTATUS。从P1→P0：在进入P0之后不久，PHYSTATUS被反转为高电平，这是一个确定无误的固定时间响应，不要求PHYSTATUS响应，只需要考虑PHY进入P0的固定时间延迟。从P0→P0s：仅当发送信道处于idle状态，而接收侧可能或可能处于idle状态时，可以发生这种转变。不能在RXDATA线路上复用PHYSTATUS响应。然而，由于确定该响应在固定的延迟量之后出现，所以不要求该响应。从P0s→P0：当接收信道不处于idle状态时，可以发生这个转变，因此，不能用RXDATA复用PHYSTATUS。然而，由于确定该PHYSTATUS响应在固定的延迟量之后出现，所以不要求PHY产生该响应。从P0→P1：仅当发送信道和接收信道都处于idle状态时，才可能发生这个转变，可以用RXDATA复用PHYSTATUS响应。不过，确定该响应出现，所以不要求PHY产生该响应。

在PXPIPE中，不支持P2，因此不需要为进入该状态或离开该状态而对PHYSTATUS响应进行编码。

图10示出了PHYSTATUS编码的示例。当RXVALID＝0时，编码器将PHYSTATUS编码为eRXDATA和eRXDATAK。当RXVALID＝1时，解码器查看POWERDOWN[1:0]信号，利用预定的计数器来产生作为功率状态局部变化的结果的PHYSTATUS信号响应。

对于RXVALID，仅当RXVALID＝1时，对RXDATA和RXDATAK进行编码才具有有效意义。当RXVALID＝0时，MAC忽略RXDATA和RXDATAK。因此，RXVALID＝0被编码为特殊的eK-代码，当没有出现该eK-代码时，RXVALID是1。

图11示出了RXVALID编码的示例。为了对RXVALID＝0进行编码，eRXDATA和eRXDATAK被编码为以下形式：eRXDATA[7:0]＝“0XXX00XX”和eRXDATAK＝“1”。解码器不查看‘X’的位就可以执行解码功能。只要没有定义这些位具有其它意义，这些位就可具有任何值，并且也可以被解码来表示一些其他状态。

图12示出了RX解码的示例。对于RX解码，可使用以下规则。对于eRXDATAK＝1，eRXDATA[7]＝0和eRXDATA[2]＝0。当是这个条件为真时，RXDATA[1]＝PHYSTATUS和RXDATA[3]＝RXVALID。

根据另一个实施例，管脚数可被进一步减少到22个管脚。以接收器状态信号上所传输的信息的稍微降低为代价，具有22个管脚的LPXPIPE提供了进一步减少的管脚数。

图13示出了RXSTATUS编码的示例。对于RXSTATUS编码，RXSTATUS是3-位向量，其表示从PHY到MAC的状态。由RXSTATUS表示的每个状态均具有被编码为eRXDATA和eRXDATAK的可能。用失去一些信息的方式对一些状态信息进行编码。

例如，当SKP帧的comma正在PIPE接口上传输时，仅传输SKP。通过分配eK-代码来表示增加的COMMA和SKP，能简单地对此进行编码。

对于已经去除了SKP，当SKP帧的comma正在PIPE接口上传输时，仅传输对应的信息。通过分配eK-代码来表示已经去除了COMMA和SKP，能对此进行编码。

对于检测到的接收器，当PXPIPE处于P1状态，并且没有有效的数据正在eRXDATA和eRXDATAK线路上发送时，传输对应的信息。PHYSTATUS已被编码，因此，位0能被用来对接收器检测状态进行编码。

对于8b/10b解码器错误，当出现解码器错误时，PXPIPE一般要求在PXPIPE接口上传输EDB。通过定义新的k-代码，能将这种情况编码到eRXDATA和eRXDATAK。

对于弹性缓冲器溢出，这种情况表示缓冲器已经溢出，并且从流中删掉一个符号，则PXPIPE接口仅传输下一个符号。在不用eK-代码代替下一个符号来表示溢出的情况下，不可能将这种情况编码为eRXDATA和eRXDATAK。这将意味着将使失去一个额外的数据符号，因此，在该方案中未对弹性缓冲器溢出进行编码。

对于弹性缓冲器溢出，在PXPIPE接口上发送EDB，由RXSTATUS指示这种状态。通过定义eK-代码来代替EDB，可以将这种状态编码到eRXDATA和eRXDATAK。

对于接收非奇偶性错误，由于在数据发送期间没有代替具有坏的非奇偶性的符号，因此不可能将非奇偶性错误编码到eRXDATA和eRXDATAK中。如果由表示非奇偶性错误的eK-代码来代替具有坏的非奇偶性的符号，就会损失一些信息。

可以将有效的k-代码定义为等效的具有非奇偶性错误的eK-代码，但是不能用正常数据来完成这项功能。

从上述讨论中可以看出，在不损失任何信息的情况下，5种状态能被编码到eRXDATA和eRXDATAK中。这种编码可将RXSTATUS线路的数量从3减到2。2条RXSTATUS线路表示以下状态：非奇偶性错误；Overflow(溢出)；OKAY；和预留(RESERVED)。如果没有要求指示DISPLAY错误或如果能完全像处理解码错误一样处理这些状态，那么可以将线路的数量减少到只有1条来指示Overflow和OKAY。而且，如果OVERFLOW信息被编码，以及损失一些数据是可以接受的(CRC在任一情况下都会失效)，则所有的RXSTATUS线路能被编码到eRXDATA和eRXDATAK。

图14示出了解码器是如何使用各个位对来自PHY的特定状态进行解码的。解码器没有使用为X的位来解码并且这些位是未知的，编码器能选取任意值，只要这些值不解码到任何其它编码状态。解码器使用为黑体的位来对编码值进行解码。非黑体的位显示了在eRXDATA上发送的值。

根据本发明的另一个实施例，可采用多线路实施方式。该讨论通常假设LPXPIPE接口的单线路实施方式。可将同样的编码方案应用到多线路PCI Express PHY-MAC接口。例如，Philips111-管脚4-线路PXPIPE接口能被降低到91-管脚LPXPIPE，而不会损失信息。在接收器状态信号上所传输的信息有些减少的情况下，管脚数能进一步被减少到79个。

多线路PXPIPE实施方式通常共享各个线路中的POWERDOWN和一些其他信号。这有效地减少了接口数量；然而，其可以将PHY分成分离线路。LPXPIPE编码方案不仅能减少多线路PHY的接口线路数量，也能允许为每个线路来编码整套COMMAND和STATUS信号，从而允许PHY被分成多个线路，以便可以单独地控制每个线路。

对于LPXPIPE内的附加命令和状态信号，可以扩展这个文件中说明的命令/状态信号编码方案，以允许很多其他的功能或特征被编码到DATA和DATAK线路上。

在此考虑了命令/状态信息中的一些可能扩展。一些特殊的测试功能可以被编码为eK-代码，这允许MAC来命令PHY执行一些MAC不能控制的TSET调试功能。一个示例是TXDATA至RXDATA的PXPIPE侧并行环回(内环回)。能使用eK-代码来命令内环回的启动，以及能使用另一个eK-代码来命令内环回结束。这个特征对于PHY-MAC接口的信号完整性检测特别有用。

一个可行示例是使用具有eTXDATA[4]＝0和eTXDATA＝1的eK-代码，及eTXDATA[3]来编码TEST启动/停止命令。图15示出2个eK-代码来启动和停止PXPIPE侧并行环回的示例。

在通信端口线路的线路顺序被交换的情况下，多线路实施方式的线路反转对于缓解PCB布局的难度特别有用。通常在MAC中执行这个特征，其中MAC在PHY不知情时检测和开始线路反转。在PHY中实施这个特征在正常情况下需要一个从MAC至PHY的信号来启用和禁用线路反转。这些信号能被编码为eK-代码，并且PHY能够反转线路，而无需在LPXPIPE接口中增加额外的信号。类似于上一部分中用于TSET的eK-代码，图16示出了eK-代码启用和禁用线路反转的示例。

线路-线路解偏移(lane-to-lane deskewing)是PCI Express体系结构中的要求，通常在MAC中实施线路-线路解偏移。当PHY提供了对接收器线路进行解偏移的特征时，MAC通常需要指示PHY何时启动解偏移序列。PHY用PHY做出的解偏移是否已经成功的状态信号做出反应。这些操作通常要求PXPIPE接口上的边带信号。对于PXPIPE，这些命令和状态信号也能被编码为eK-代码。

优选地在PHY主动发送时发送这些eK-代码。不过，当TS1/TS2集合正在被发送时，将会发送这些eK-代码。因此，定义了对线路-线路解偏移指令和comma字符一起进行编码的eK-代码。由于已经使用了几乎所有的具有eTXDATA[5]＝1的K-代码，所以将使用具有eTXDATA[5]＝0的新的eK-代码来编码这个命令。而且，如图17所示将重新定义TXELECIDLE编码。图18示出了来自PHY的响应。

仅仅通过图示提供了上述和附图中所示的各种实施例，并且这些实施例不应该被解释为对本发明的限制。基于上述的讨论和描述，本领域的技术人员将容易地认识到可以对本发明进行各种变型和改变，而无需严格遵循在此图示和描述的示范性实施例和应用。例如，可以用包括芯片和印刷电路板(PCB)的各种PCI Express装置和其他方法来实现一个或多个上述的示例实施例和实施方式。例如，上述示范性实施例和实施方式可以与各种电路、装置、系统和方法集成在一起，所述的电路、装置、系统和方法包括那些用于与存储器、显示器、网络和移动通信连接的电路、装置、系统和方法。另外，可使用各种装置和通信方法(包括那些不必适用于PCI或PCI Express的装置和通信方法)，来实现在PCI和PCI Express类型应用背景下所讨论的各种实施例。连同本发明的各种示例实施例来实现这些方法。这些变型和变化没有脱离所附权利要求提出的本发明的真正的思想和范围。

Claims (13)

1.一种利用内部数据总线在媒体接入控制层(MAC)(100)和物理层(PHY)(150)之间发送数据的方法，该内部数据总线用于在MAC(100)和PHY(150)之间发送内部符号集，内部符号集包括不具有对应的PHY(150)符号的内部符号子集，该方法包括：

提供在一个或多个专用命令线路上承载的命令信息；

提供在外部数据总线上承载的数据符号；

将所提供的命令信息编码到一个或多个内部符号子集中；以及

使用内部数据总线，在MAC(100)和PHY(150)之间发送一个或多个内部符号子集。

2.根据权利要求1所述的方法，其中内部数据总线采用8b编码，PHY采用10b编码。

3.根据权利要求1所述的方法，其中PHY是PCI Express PHY。

4.根据权利要求1所述的方法，其中内部符号子集是K-代码集，该K-代码集包括在各个10b编码中是无效的符号。

5.根据权利要求1所述的方法，其中外部总线是MAC的一部分，并且其中发送步骤将内部符号子集从MAC发送到PHY。

6.根据权利要求5所述的方法，其还包括以下步骤：

接收在一个或多个专用状态线路上承载的状态信息；

接收在第二外部数据总线上承载的数据符号；

将所接收到的状态信息编码到一个或多个内部符号子集中；以及

使用内部数据总线，将一个或多个内部符号子集从PHY发送到MAC。

7.一种利用内部数据总线在媒体接入控制层(MAC)(100)和物理层(PHY)(150)之间发送数据的系统，该内部数据总线用于在MAC(100)和PHY(150)之间发送内部符号集，内部符号集包括不具有对应的PHY(150)符号的内部符号子集，该系统包括：

外部数据总线，其承载数据符号；

外部接口(102，118)，用于在一个或多个专用命令线路上提供命令信号并且用于提供数据符号；

编码器(108，110)，用于将所提供的命令信息编码到一个或多个内部符号子集中；以及

内部接口(106，107，109，111)，其使用内部数据总线，在MAC(100)和PHY(150)之间发送一个或多个内部符号子集和数据符号。

8.根据权利要求7所述的系统，其中内部数据总线采用8b编码，PHY采用10b编码。

9.根据权利要求7所述的系统，其中PHY是PCI Express PHY。

10.根据权利要求7所述的系统，其中内部符号子集是K-代码集，该K-代码子集包括在各个10b编码中无效的符号。

11.根据权利要求7所述的系统，其中外部数据总线是MAC的一部分，并且其中内部接口将内部符号子集从MAC发送到PHY。

12.根据权利要求11所述的系统，其还包括：

第二外部接口，其用于接收在一个或多个专用状态线路上承载的状态信息，和用于接收在第二外部数据总线上承载的数据符号；

编码器，其用于将接收到的状态信息编码到一个或多个内部符号子集中；以及

内部接口，其用于将一个或多个内部符号子集从PHY发送到MAC。

13.一种利用内部数据总线在媒体接入控制层(MAC)(100)和物理层(PHY)(150)之间发送数据的系统，该内部数据总线用于在MAC(100)和PHY(150)之间发送内部符号集，内部符号集包括不具有对应的PHY(150)符号的内部符号子集，该系统包括：

外部数据总线，其承载着数据符号；

装置(102，118)，其用于提供一个或多个专用命令线路上的命令信息，以及用于提供数据符号；

装置(108，110)，其用于将所提供的命令信息编码到一个或多个内部符号子集中；以及

装置(106，107，109，111)，其使用内部数据总线，在MAC(100)和PHY(150)之间发送一个或多个内部符号子集和数据符号。

Images