CN106531781A - 半导体器件的终端结构 - Google Patents
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Abstract
本发明涉及一种半导体器件的终端结构，包括第一导电类型的衬底和所述衬底上第二导电类型的分压环和截止环，所述第一导电类型和第二导电类型为相反的导电类型；所述分压环的数量为4个，相邻的分压环之间间隔为10微米～12微米，且离器件的有源区最近的一个分压环距有源区和终端的分界处的主结的距离为6微米～10微米，最外侧的一个分压环距所述截止环30微米～40微米，各所述分压环的掺杂浓度为5E16～1E17/cm2。本发明的4个分压环区采用低掺杂，低掺杂使PN结的耗尽层在终端区域扩展更宽，因此可以通过4个分压环设置很短的间距就能够降低表面电场(RESURF)来提高器件的漏源击穿电压，从而能够缩小芯片的终端尺寸。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件的终端结构。
背景技术
中高压金属氧化物半导体场效应管(MOSFET)市场应用广泛，特别是电源领域、照明领域等大量使用中高压MOSFET，市场竞争非常激励，各厂家都在想方设法提高产品性价比。图1为半导体器件100的有源区20以及终端结构30的俯视结构示意图，由于产品的有源区20受参数的限制，想要提高芯片有效利用面积从而降低成本，通过减小终端尺寸是最直接的方法。此方法对高压小电流产品效果更明显，LED驱动电路，手机充电器等都在小型化，所以对器件的要求也跟着提高。目前大多数MOSFET的终端还是采用分压环结构，传统的分压环终端结构的缺点是占用芯片面积较大。
发明内容
基于此，有必要提供一种小尺寸的半导体器件的终端结构。
一种半导体器件的终端结构，包括第一导电类型的衬底和所述衬底上第二导电类型的分压环和截止环，所述第一导电类型和第二导电类型为相反的导电类型；所述分压环的数量为4个，相邻的分压环之间间隔为10微米～12微米，且离器件的有源区最近的一个分压环距有源区和终端的分界处的主结的距离为6微米～10微米，最外侧的一个分压环距所述截止环30微米～40微米，各所述分压环的掺杂浓度为5E16～1E17/cm2。
在其中一个实施例中，各所述分压环的宽度为10微米～12微米。
在其中一个实施例中，所述主结的结深和截止环的结深不同于各分压环的结深。
在其中一个实施例中，所述主结的结深和截止环的结深小于各分压环的结深。
在其中一个实施例中，形成所述主结和截止环的离子注入步骤与形成各所述分压环的离子注入步骤为不同的步骤，且形成各所述分压环的离子注入步骤的注入能量大于形成所述主结和截止环的离子注入步骤的注入能量。
在其中一个实施例中，所述半导体器件的漏源击穿电压为500伏特～700伏特，各所述分压环的结深为8微米～10微米。
在其中一个实施例中，所述终端结构的宽度为80微米～120微米。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
在其中一个实施例中，所述半导体器件为金属半导体场效应管。
上述半导体器件的终端结构，4个分压环区采用低掺杂，低掺杂使PN结的耗尽层在终端区域扩展更宽，因此可以通过4个分压环设置很短的间距就能够降低表面电场(RESURF)来提高器件的漏源击穿电压。例如对于500V～700V的漏源击穿电压(BVDSS)，采用上述终端结构后的MOSFET的终端尺寸a(参见图1)只需要80微米～120微米，而采用传统的分压环结构终端则终端尺寸在300微米左右。从而能够缩小芯片的终端尺寸，提高芯片的有效利用面积，降低了成本、优化了器件参数；或者可以在相同的芯片面积下使用更大的有源区面积来提高器件的电参数特性。
附图说明
图1为半导体器件的有源区以及终端结构的俯视结构示意图；
图2是半导体器件的终端结构的剖面示意图；
图3为图2所示终端结构的俯视图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图2是半导体器件的终端结构的剖面示意图，图3为图2所示终端结构的俯视图。图2中左侧为有源区所在的方向，右侧为器件的边缘(也即终端的外侧)。需要指出的是，图2中各结构的尺寸并未按实际比例绘制。终端结构包括第一导电类型的衬底10和衬底10上第二导电类型的分压环12，图2中还包括左右各一个P型体区(P-body)，分别为有源区和终端的分界处的主结13，以及终端的外侧的截止环15。分压环12的数量为4个，相邻的分压环12之间的间隔c为10微米～12微米，且离器件的有源区最近的一个分压环12距主结13的距离b为6微米～10微米，最外侧的一个分压环12距截止环15的距离d为30微米～40微米。分压环12的掺杂浓度为5E16～1E17/cm2。在本实施例中，第一导电类型为N型，第二导电类型为P型；在其他实施例中也可以是第一导电类型为P型，第二导电类型为N型。
上述半导体器件的终端结构，4个分压环区采用低掺杂，低掺杂使PN结的耗尽层在终端区域扩展更宽，因此可以通过4个分压环设置很短的间距就能够降低表面电场(RESURF)来提高器件的漏源击穿电压。例如对于500V～700V的漏源击穿电压(BVDSS)，采用上述终端结构后的MOSFET的终端尺寸a(参见图1)只需要80微米～120微米，而采用传统的分压环结构终端则终端尺寸在300微米左右。从而能够缩小芯片的终端尺寸，提高芯片的有效利用面积，降低了成本、优化了器件参数；或者可以在相同的芯片面积下使用更大的有源区面积来提高器件的电参数特性。
在一个实施例中，分压环12的宽度为10微米～12微米。
在图2所示实施例中，主结13的结深和截止环15的结深小于分压环12的结深。为此，在半导体器件的制造时可以将主结13和截止环15的离子注入步骤与分压环12的离子注入步骤拆分成两个不同的步骤，在主结13和截止环15的离子注入步骤中使用较低的注入能量，在分压环12的离子注入步骤中使用较高的注入能量。这样在后续的热扩散步骤之后，形成的分压环12的深度会比主结13/截止环15深。在一个实施例中，主结13和截止环15也可以是通过不同的离子注入步骤形成，且采用不同的注入参数。将P-body与分压环12分开做，不连接在一起，扩展了PN结耗尽层的展宽，也有利于提升BVDSS，且降低了栅漏电容Cgd，优化了器件的动态参数。
在一个实施例中，对于漏源击穿电压(BVDSS)的设计值为500V～700V的半导体器件，分压环的结深为8微米～10微米。将分压环12的结深做得比P-body更深，可以使电场往器件的体内走，有利于提高BVDSS及降低IDSS(饱和漏极电流)。
在一个实施例中，半导体器件为金属半导体场效应管。可以理解的，在其他实施例中，也可以是具有终端结构的其他半导体器件。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种半导体器件的终端结构，包括第一导电类型的衬底和所述衬底上第二导电类型的分压环和截止环，所述第一导电类型和第二导电类型为相反的导电类型；其特征在于，所述分压环的数量为4个，相邻的分压环之间间隔为10微米～12微米，且离器件的有源区最近的一个分压环距有源区和终端的分界处的主结的距离为6微米～10微米，最外侧的一个分压环距所述截止环30微米～40微米，各所述分压环的掺杂浓度为5E16～1E17/cm2。
2.根据权利要求1所述的半导体器件的终端结构，其特征在于，各所述分压环的宽度为10微米～12微米。
3.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述主结的结深和截止环的结深不同于各分压环的结深。
4.根据权利要求3所述的半导体器件的终端结构，其特征在于，所述主结的结深和截止环的结深小于各分压环的结深。
5.根据权利要求4所述的半导体器件的终端结构，其特征在于，形成所述主结和截止环的离子注入步骤与形成各所述分压环的离子注入步骤为不同的步骤，且形成各所述分压环的离子注入步骤的注入能量大于形成所述主结和截止环的离子注入步骤的注入能量。
6.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述半导体器件的漏源击穿电压为500伏特～700伏特，各所述分压环的结深为8微米～10微米。
7.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述终端结构的宽度为80微米～120微米。
8.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
9.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述半导体器件为金属半导体场效应管。
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