CN106531631A - 一种形成鳍的方法及结构 - Google Patents

一种形成鳍的方法及结构 Download PDF

Info

Publication number
CN106531631A
CN106531631A CN201510572091.0A CN201510572091A CN106531631A CN 106531631 A CN106531631 A CN 106531631A CN 201510572091 A CN201510572091 A CN 201510572091A CN 106531631 A CN106531631 A CN 106531631A
Authority
CN
China
Prior art keywords
mask layer
fin
substrate
opening
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510572091.0A
Other languages
English (en)
Other versions
CN106531631B (zh
Inventor
张青竹
殷华湘
闫江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201510572091.0A priority Critical patent/CN106531631B/zh
Publication of CN106531631A publication Critical patent/CN106531631A/zh
Application granted granted Critical
Publication of CN106531631B publication Critical patent/CN106531631B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明提供了一种形成鳍的方法及结构，包括：提供衬底，所述衬底上形成有具有开口的第一掩膜层；形成第二掩膜层，位于开口侧壁的第二掩膜层的厚度等于预设的鳍的宽度；填充开口以形成平整表面；去除开口侧壁处的第二掩膜层，以暴露所述衬底；进行外延获得鳍。本发明提供的方法形成的鳍是通过外延实现，无需进行刻蚀工艺，因此不会额外产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，形成的鳍不会经过STI的长时高温过程，因此不会因长时高温影响鳍的性能。

Description

一种形成鳍的方法及结构
技术领域
本发明涉及半导体制造领域，特别涉及一种形成鳍的方法及结构。
背景技术
随着集成电路工艺的不断发展，器件的沟道长度不断的缩短，出现的短沟道效应使得器件的电学性能不断恶化。英特尔在22nm技术节点引入鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
现有技术中制备鳍(Fin)及层间介质层(STI)的过程主要包括：首先，进行刻蚀形成Fin，如图1A所示；填充SiO2介质材料并进行化学机械平坦化(CMP)，如图1B所示；然后，使用HF腐蚀一定厚度的SiO2介质材料，保留部分SiO2介质材料在Fin之间，从而形成STI，如图1C所示。但是通过该方法制备的Fin，在刻蚀过程中会在Fin上产生大量的缺陷，这些缺陷会影响Fin的性能；此外，已形成的Fin在形成STI的长时高温过程中，会降低已形成的Fin的性能。
为了进一步提升晶体管的性能，通常采用具有高迁移率的材料来代替硅作为Fin的材料，例如采用锗、三五族化合物半导体来代替硅，这些高迁移率材料在经过刻蚀及长时高温过程后，性能衰减往往更严重。
发明内容
本发明提供了一种形成鳍的方法及结构，以解决现有技术中不易获得高质量鳍的技术问题。
本发明提供了一种形成鳍的方法，包括：
提供衬底，所述衬底上形成有具有开口的第一掩膜层；
形成第二掩膜层，位于开口侧壁的第二掩膜层的厚度等于预设的鳍的宽度；
填充开口以形成平整表面；
去除开口侧壁处的第二掩膜层，以暴露所述衬底；
进行外延获得鳍。
优选的，所述填充开口以形成平整表面包括：
在第二掩膜层之上填充第三掩膜层；
进行表面平坦化，暴露第二掩膜层。
优选的，所述第二掩膜层与所述第一掩膜层的选择刻蚀比≥50:1，所述第二掩膜层与所述第三掩膜层的选择刻蚀比≥50:1。
优选的，所述鳍包括以下任一种：硅、锗、硅锗、三五族化合物半导体及其叠层。
优选的，所述进行外延获得鳍还包括：
进行外延获得鳍之前对衬底进行预腐蚀露出衬底晶向和/或生长一定厚度缓冲层。
优选的，所述鳍的材质与衬底的材质不同。
优选的，所述进行表面平坦化后第一掩膜层厚度为：8倍第二掩膜层厚度≥第一掩膜层厚度≥2倍第二掩膜层厚度。
一种包含鳍的器件结构，包括：
衬底，所述衬底上形成有具有开口的第一掩膜层；
位于所述开口的部分底部的第二掩膜层；
位于所述开口之内，且与所述开口侧壁的间隙宽度为第二掩膜层厚度的第三掩膜层；所述第三掩膜层与第一掩膜层的表面处于同一水平位置；
位于所述间隙之中及间隙之上的鳍形外延层。
优选的，所述鳍形外延层包括以下任一种：硅、锗、硅锗或三五族化合物半导体及其叠层。
优选的，所述鳍形外延层包括：缓冲层及外延层。
优选的，所述第一掩膜层与第三掩膜层为低k介质层。
本发明提供了一种形成鳍的方法及结构，包括：提供衬底，该衬底上形成有具有开口的第一掩膜层，然后在衬底表面形成第二掩膜层，该第二掩膜层作为牺牲层，其在开口侧壁的厚度为预设的鳍的宽度相同，然后填充开口以形成平整表面；其中，第一掩膜层及填充开口的层用于形成Fin-FET的STI，然后再去除开口侧壁处的第二掩膜层，以形成用于制备鳍的间隙，该间隙暴露所述衬底；最终，进行外延，在该间隙及该间隙之上形成鳍形外延层。由于该方法形成的鳍是通过外延实现，无需进行刻蚀工艺，因此不会额外产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，形成的鳍不会经过STI的长时高温过程，不会因长时高温影响鳍的性能。
此外，该方法形成的鳍的宽度与第二掩膜层的厚度一致，可以通过调整第二掩膜层的厚度精确控制鳍的宽度；并且由于在具有较高深宽比的间隙中外延生长鳍，可以抑制因晶格失配导致的外延缺陷向上生长，获得具有高晶格质量的鳍，以形成具有高迁移率的鳍。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1A至图1C为现有技术中一种Fin制备过程的截面结构示意图；
图2为现有技术中一种高迁移率Fin的截面结构示意图；
图3为现有技术中另一种高迁移率Fin的截面结构示意图；
图4为根据本发明实施例提供的形成Fin的方法的流程图；
图5A至图5F为根据本发明实施例一提供的形成鳍Fin的过程的截面结构示意图；
图6为根据本发明实施例二提供的形成Fin的截面结构示意图；
图7为根据本发明实施例三提供的形成Fin的截面结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
为了更好地理解本发明，下面首先对现有技术中形成Fin的方法进行简介。为了获得Fin，现有技术通常采用光刻工艺或侧墙转移技术定义Fin的位置，然后通过刻蚀形成Fin，接着采用高深宽比工艺(High Aspect RatioProcess，HARP)等形成STI。为了进一步提升器件的性能，通常选用载流子迁移率高的材料代替硅材料形成Fin，例如，锗、镓砷等，具体步骤一般包括：首先在衬底上外延生长一层高载流子迁移率的外延层，然后在该外延层通过光刻工艺、刻蚀工艺等来形成Fin，但是该方法由于需要对外延层进行刻蚀，期间会在Fin上产生大量的缺陷；接着再形成STI，如图2所示；由于先形成Fin，再形成STI，而形成STI期间会经过长时间的高温过程，这会影响Fin的性能。为此，现有技术中也提出了一些改进方案，例如，首先在硅衬底上形成硅材质的Fin，然后形成STI，接着在Fin上外延生长硅锗来提升Fin的载流子迁移率，如图3所示，该方法可以避免STI高温过程对硅锗的影响，但是，由于外延生长的硅锗等高载流子迁移率的材料的晶格与硅材料的晶格存在较大的失配度等原因，会在外延层中产生大量缺陷，该缺陷会影响器件的性能。
本发明提供的一种形成鳍的方法及结构，通过在形成有具有开口的第一掩膜层的衬底上，形成第二掩膜层，该第二掩膜层作为牺牲层，其在开口侧壁的厚度为预设的鳍的宽度相同，然后填充开口以形成平整表面；第一掩膜层及填充开口的层作为Fin-FET的STI，然后再去除开口侧壁处的第二掩膜层，以形成用于制备鳍的间隙，该间隙暴露所述衬底；最终，进行外延，在该间隙及该间隙之上形成鳍形外延层。根据本发明提供的方法形成的鳍，直接通过外延形成，无需进行刻蚀工艺，避免了因刻蚀产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，能避免STI的长时高温过程对鳍的性能的影响。
以下将结合具体的实施例对该方法进行详细的说明，如图4至图5所示。
本发明中，所述衬底100可以为半导体衬底，比如：Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述外延可以为异质外延，例如，在硅衬底上外延锗、硅锗、三五族化合物半导体等；当然也可以是同质外延，例如，在硅衬底上外延硅，在镓砷衬底上外延镓砷等。此外，所述外延还可以在不同时段进行不同的外延工艺，例如，所述外延可以包括缓冲层外延及外延层外延两部分；又例如，所述外延层可以为多种外延层的叠层：硅/硅锗/锗叠层、镓砷/铝砷/镓砷叠层等。
实施例一
在本实施例中，所述衬底100为硅衬底，所述Fin的材料为锗。一种形成鳍104的方法包括：
步骤S01，提供衬底100，所述衬底100上形成有具有开口的第一掩膜层101，如图5A所示。
在本实施例中，所述第一掩膜层101可以作为层间介质层(ILD)，例如，所述第一掩膜层101可以为SiO2、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等通过HARP、化学气相沉积法(CVD)、旋涂绝缘介质层(SOD)等工艺实现；还可以为低k介质层，例如，含碳氧化物(Carbon Doped Oxide，CDO)，以降低电路层之间的寄生电容C对RC延迟的影响。
所述开口可以通过光刻工艺、刻蚀工艺等常规半导体工艺形成，在此不再详述。
具体的，通过HARP法在硅衬底上形成厚度为200nm的二氧化硅薄膜，然后通过侧墙转移技术及刻蚀工艺定义开口的位置，并暴露所述硅衬底。
步骤S02，形成第二掩膜层102，位于开口侧壁的第二掩膜层102的厚度等于预设的鳍的宽度，如图5B所示。
在本实施例中，第二掩膜层102与第一掩膜层101的厚度关系为：8倍第二掩膜层102厚度≥第一掩膜层101厚度≥2倍第二掩膜层102厚度，这样以保证后续去除第二掩膜层102之后形成的孔隙的深宽比大于2，以阻止外延缺陷的向上延伸，保证获得高质量的外延层，且所述孔隙的深宽比小于8，以避免深宽比过大的孔隙无法进行外延生长；并且所述第二掩膜层102与第一掩膜层101的选择刻蚀比≥50:1，以保证在后续去除第二掩膜层102的过程中，减小对第一掩膜层101的影响，所述第二掩膜层102可以为氮化硅、二氧化钛、无定形碳等。所述开口侧壁上第二掩膜层102的厚度决定后续形成Fin的宽度，为了精确控制Fin的宽度，可以通过以下步骤进行控制：首先选定形成第二掩膜层102的方法，然后确定该方法形成的第二掩膜层102在平坦表面及侧壁上的生长速率的比值，然后根据该比值及预设的Fin宽度，计算需要设定的第二掩膜层102的厚度，最后形成计算获得的厚度的第二掩膜层102。
在一个具体实施例中，通过增强等离子体化学气相沉积法(PECVD)在衬底100表面沉积指定厚度的氮化硅薄膜。
步骤S03，填充开口以形成平整表面，如图5C至图5D所示。
在本实施例中，所述填充开口以形成平整表面包括：
在第二掩膜层102之上填充第三掩膜层103；
进行表面平坦化，暴露第二掩膜层102。
其中，所述第二掩膜层102与第三掩膜层103的选择刻蚀比≥50:1，以保证在后续去除第二掩膜层102的过程中，减小对第三掩膜层103的影响，并且第三掩膜层103可以和第一掩膜层101的材料及工艺相同或不同。
在一个具体实施例中，通过HARP法形成二氧化硅层，然后进行化学机械平坦化(CMP)停止在氮化硅薄膜。实际应用中，为了保证多余的二氧化硅被完全去除和/或为了精确控制ILD层厚度，当研磨至氮化硅薄膜时，会继续向下研磨一定厚度，或者当所述ILD层厚度达到指定厚度时，停止CMP工艺。
步骤S04，去除开口侧壁处的第二掩膜层，以暴露所述衬底100，如图5E所示。
在本实施例中，通过湿法刻蚀或者干法刻蚀去除开口侧壁处的第二掩膜层，保留在衬底表面上的第一掩膜层101及第三掩膜层103共同作为STI。需要说明的是，为了保证开口侧壁处的第二掩膜层被完全去除，上述湿法刻蚀或者干法刻蚀为过刻蚀。此外，为了保证后续外延生长的晶向与衬底100相同，需要对刻蚀后暴漏出的衬底100进行预处理，例如通过预腐蚀露出衬底晶向。
在一个具体实施例中，通过热磷酸去除开口侧壁处的氮化硅及部分开口底部的氮化硅，此外，当第一掩膜层之上还残留有氮化硅时，该残留的氮化硅也会同时被热磷酸去除；然后通过四甲基氢氧化铵对硅衬底进行预腐蚀，具体的，通过TMAH液体腐蚀暴露的硅衬底表面，由于不同晶相或晶面腐蚀速率不同，腐蚀后一般出现V型槽，该V型槽表面即为衬底晶面。需要说明的是，对硅衬底进行预腐蚀之前，可以先用水与氢氟酸体积比为100:1的氢氟酸溶液清洗衬底表面15秒，去除表面的自然氧化层。此外，为了进一步减少暴露的衬底表面的缺陷，在进行外延生长之前，将衬底放置在外延腔体中，在氢气和少量氯气环境中，在800℃条件下处理60秒，以减少表面缺陷。
需要说明的，在实际应用中，可以通过修正刻蚀以调整最终形成的Fin的宽度，例如，在去除第二掩膜层102后，通过湿法刻蚀等调整已形成的间隙的大小。
步骤S05，进行外延获得鳍，如图5F所示。
在本实施例中，将步骤S04获得的衬底100进行外延生长，获得与衬底晶向一致的Fin，其中，外延方法可以是金属有机物化学气相沉积法(MOCVD)、分子束外延(MBE)等。由于去除第二掩膜层102后形成的孔隙的深宽比大于2，可以利用该特性限制外延界面处产生的缺陷向上生长，以获得高质量的Fin。
具体的，将步骤S04获得的衬底进行锗外延生长，获得填充于孔隙中以及生长在孔隙之上的鳍形锗外延层104。
实施例二
一种形成鳍的方法，如实施例一所述，所不同的是，在本实施例中，所述外延为同质外延；通过干法刻蚀去除开口侧壁处的第二掩膜层102；在形成STI及Fin后，通过刻蚀第一掩膜层101及第三掩膜层103调节Fin的高度。
一种形成鳍的方法包括：
步骤S11，提供衬底100，所述衬底100上形成有具有开口的第一掩膜层101。步骤S12，形成第二掩膜层102，位于开口侧壁的第二掩膜层102的厚度等于预设的鳍的宽度。以上步骤同实施例一，在此不再详述。
步骤S13，填充开口以形成平整表面。与实施例一不同的是，进行表面平坦化时，CMP在氮化硅薄膜处不停止，继续研磨，直至达到预设的第一掩膜层101厚度，同时，第一掩膜层101之上的第二掩膜层102也被去除。通过上述技术手段，可以精确控制用于制备Fin的孔隙的深宽比，以获得高质量的Fin。
步骤S14，去除开口侧壁处的第二掩膜层102，以暴露所述衬底100。与实施例一不同的是，本实施例通过干法刻蚀去除开口侧壁处的第二掩膜层102，其中，刻蚀气体的组分为氯气和六氟化硫，其配比为：5:1。该刻蚀气体的组分及配比不但使得第二掩膜层102与第三掩膜层103的选择刻蚀比≥50:1，且第二掩膜层102与第一掩膜层101的选择刻蚀比≥50:1，同时还使得所述第二掩膜层102和硅衬底保持较大的选择刻蚀比，以减小对衬底100的影响。需要说明的是，第一掩膜层101与第三掩膜层103的材质可以相同或不同，当其材质不同时，第一掩膜层101与第三掩膜层103的选择刻蚀比不作要求。
步骤S15，进行外延获得鳍，参考图6所示。在本实施例中，所述外延层104的材料与衬底100的材料相同，都是硅；此外，在外延获得Fin后，当发现形成的Fin的高度大于预设的Fin高度时，可以通过干法刻蚀和/或湿法刻蚀工艺等调整Fin的高度及宽度。
实施例三
一种形成鳍的方法，如实施例一所述，所不同的是，在本实施例中，所述外延层104的材料为三五族化合物半导体材料；在进行外延生长前，生长一定厚度缓冲层1041。
前四步骤同实施例一，在此不再详述。
步骤S25，进行外延获得鳍，参考图7所示。其中，所述鳍的材料为三五族化合物半导体材料，例如镓砷、铝砷等；在进行所述外延生长前，先外延一定厚度的缓冲层1041，然后再外延生长所述外延层104，以减少Fin的外延缺陷。
具体的，利用MOCVD在暴露的衬底表面上低温生长一定厚度镓砷缓冲层，以减少外延接触面处晶格失配引起的线位错对后续生长的外延层的影响；然后再进行高温外延生长，其中，生长三五族化合物半导体材料时，其垂直生长速度远远快于横向生长速度，可以在孔隙之上形成高度较高的鳍形外延层104。
需要说明的是，所述外延过程中可以进行不同组分的外延，例如在生长镓砷缓冲层后，首先外延一定厚度的镓砷层；然后继续外延一定厚度的铝砷层以调节Fin的电学性能等；接着，再外延一定厚度镓砷层；这样，由于不同组分的晶格常数不同，镓砷层与铝砷层之间会产生应力，如此可在Fin中预置内应力，来提高Fin的载流子迁移率。
在本发明实施例中，由于该方法通过外延形成鳍，无需进行刻蚀工艺，因此不会额外产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，形成的鳍不会经过STI的长时高温过程，能避免长时高温对鳍的性能的影响。此外，该方法形成的鳍的宽度与第二掩膜层102的厚度一致，可以通过调整第二掩膜层102的厚度精确控制鳍的宽度；并且由于在具有较高深宽比的间隙中外延生长鳍，可以抑制因晶格失配导致的外延缺陷向上生长的情况，获得具有高晶格质量的鳍，以进一步提升高迁移率鳍的载流子迁移率。
相应地，本发明还提供了一种包含鳍的器件结构，如图5F所示，包括：
衬底100，所述衬底100上形成有具有开口的第一掩膜层101；
位于所述开口的部分底部的第二掩膜层102；
位于所述开口之内，且与所述开口侧壁的间隙宽度为第二掩膜层102厚度的第三掩膜层103；所述第三掩膜层103与第一掩膜层101的表面处于同一水平位置；
位于所述间隙之中及间隙之上的鳍形外延层104。
其中，所述第一掩膜层101及所述第三掩膜层103共同作为STI，其材质可以不同。优选的，所述第一掩膜层101与第三掩膜层103为低k介质层。
在实际应用中，鳍形外延层104可以包括：硅、锗、硅锗或三五族化合物半导体及其叠层。
此外，为了进一步提升Fin的质量，所述鳍形外延层104包括：缓冲层1041及外延层104。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种形成鳍的方法，其特征在于，包括：
提供衬底，所述衬底上形成有具有开口的第一掩膜层；
形成第二掩膜层，位于开口侧壁的第二掩膜层的厚度等于预设的鳍的宽度；
填充开口以形成平整表面；
去除开口侧壁处的第二掩膜层，以暴露所述衬底；
进行外延获得鳍。
2.根据权利要求1所述的方法，其特征在于，所述填充开口以形成平整表面包括：
在第二掩膜层之上填充第三掩膜层；
进行表面平坦化，暴露第二掩膜层。
3.根据权利要求2所述的方法，其特征在于，所述第二掩膜层与所述第一掩膜层的选择刻蚀比≥50:1，所述第二掩膜层与所述第三掩膜层的选择刻蚀比≥50:1。
4.根据权利要求1所述的方法，其特征在于，所述鳍包括以下任一种：硅、锗、硅锗、三五族化合物半导体及其叠层。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述进行外延获得鳍还包括：
进行外延获得鳍之前对衬底进行预腐蚀露出衬底晶向和/或生长一定厚度缓冲层。
6.根据权利要求4所述的方法，其特征在于，所述鳍的材质与衬底的材质不同。
7.根据权利要求1至4任一项所述的方法，其特征在于，所述进行表面平坦化后第一掩膜层厚度为：8倍第二掩膜层厚度≥第一掩膜层厚度≥2倍第二掩膜层厚度。
8.一种包含鳍的器件结构，其特征在于，包括：
衬底，所述衬底上形成有具有开口的第一掩膜层；
位于所述开口的部分底部的第二掩膜层；
位于所述开口之内，且与所述开口侧壁的间隙宽度为第二掩膜层厚度的第三掩膜层；所述第三掩膜层与第一掩膜层的表面处于同一水平位置；
位于所述间隙之中及间隙之上的鳍形外延层。
9.根据权利要求8所述的器件结构，其特征在于，所述鳍形外延层包括以下任一种：硅、锗、硅锗或三五族化合物半导体及其叠层。
10.根据权利要求8所述的器件结构，其特征在于，所述鳍形外延层包括：缓冲层及外延层。
11.根据权利要求8所述的器件结构，其特征在于，所述第一掩膜层与第三掩膜层为低k介质层。
CN201510572091.0A 2015-09-09 2015-09-09 一种形成鳍的方法及结构 Active CN106531631B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510572091.0A CN106531631B (zh) 2015-09-09 2015-09-09 一种形成鳍的方法及结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510572091.0A CN106531631B (zh) 2015-09-09 2015-09-09 一种形成鳍的方法及结构

Publications (2)

Publication Number Publication Date
CN106531631A true CN106531631A (zh) 2017-03-22
CN106531631B CN106531631B (zh) 2019-07-16

Family

ID=58345712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510572091.0A Active CN106531631B (zh) 2015-09-09 2015-09-09 一种形成鳍的方法及结构

Country Status (1)

Country Link
CN (1) CN106531631B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
US20130168771A1 (en) * 2011-12-30 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Forming CMOS FinFET Device
CN103779227A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 鳍型场效应晶体管的制造方法
CN104011841A (zh) * 2011-12-21 2014-08-27 英特尔公司 用于形成金属氧化物半导体器件结构的鳍的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103035713A (zh) * 2011-10-04 2013-04-10 台湾积体电路制造股份有限公司 FinFET器件及其制造方法
CN104011841A (zh) * 2011-12-21 2014-08-27 英特尔公司 用于形成金属氧化物半导体器件结构的鳍的方法
US20130168771A1 (en) * 2011-12-30 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Forming CMOS FinFET Device
CN103779227A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 鳍型场效应晶体管的制造方法

Also Published As

Publication number Publication date
CN106531631B (zh) 2019-07-16

Similar Documents

Publication Publication Date Title
US7767541B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
JP6204749B2 (ja) 歪みＧｅフィン構造の製造方法
US8183134B2 (en) Semiconductor device and manufacturing method with improved epitaxial quality of III-V compound on silicon surfaces
EP2775528B1 (en) Passivated III-V or Ge fin-shaped field effect transistor
JP2011146684A (ja) 単結晶ゲルマニウムまたはシリコンゲルマニウムを形成する方法
KR20140125376A (ko) 반도체 장치 및 그 제조 방법
US7402477B2 (en) Method of making a multiple crystal orientation semiconductor device
US10411092B2 (en) Fabrication of semiconductor junctions
KR20120012370A (ko) 에피택셜 성장을 위한 역 사다리꼴 리세스
KR102142587B1 (ko) 응력 변형된 반도체 구조물 형성 방법
US8729661B2 (en) Semiconductor structure and method for manufacturing the same
US9773670B2 (en) Method of preparation of III-V compound layer on large area Si insulating substrate
CN111668090B (zh) 一种半导体结构及其制造方法
CN109817514A (zh) 绝缘层上半导体基板与其形成方法
WO2005031827A2 (en) Semiconductor channel on insulator structure
CN106531631A (zh) 一种形成鳍的方法及结构
US8828840B2 (en) Semiconductor device and method for manufacturing the same
US10741393B2 (en) Methods for bottom up fin structure formation
WO2012094857A1 (zh) 半导体器件及其制作方法
US9356094B2 (en) Method for making a semi-conducting substrate located on an insulation layer
US10784370B2 (en) Vertical transistor with uniform fin thickness
CN106856191B (zh) 半导体结构及其形成方法
CN105702728B (zh) 一种半导体器件及其制造方法
KR20170079438A (ko) 전면 또는 광역 시드층을 이용한 실리콘(001) 기판 상에 반도체 에피층을 성장하는 방법
WO2012088808A1 (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant