CN105702728B - 一种半导体器件及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；去除部分区域上的第三半导体层。本发明的方法形成了类SOI的双沟道，具有低成本、漏电小、功耗低、速度快、且集成度高的特点。

Description

一种半导体器件及其制造方法

技术领域

本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。

近年来，沟道工程成为一个研究热点，尤其是双沟道工程。对于NMOS器件，引入应变Si作为电子的迁移沟道，对于PMOS器件，引入应变SiGe作为空穴的迁移沟道，从而提高不同载流子的迁移率，提高器件的工作速度。而如何集成具有双沟道的器件成为研究中的重点。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现具有双沟道的类SOI器件的集成。

为实现上述目的，本发明的技术方案为：

一种半导体器件的制造方法，包括步骤：

提供半导体衬底；

在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；

在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；

填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；

在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；

填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层，第一介质槽与第二介质槽首尾相接并构成隔离沟槽；

去除部分区域上的第三半导体层，以形成第一类型器件区域和第二类型器件区域。

可选的，第一刻蚀槽为隔离沟槽的一部分，第二刻蚀槽为隔离沟槽的另一部分。

可选的，第一刻蚀槽和第二刻蚀槽为L型。

可选的，采用外延工艺，在衬底上形成第一半导体层，以及第一半导体层上的叠层。

可选的，所述第一半导体层和第三半导体层具有相同的材料。

可选的，所述衬底为硅衬底，所述第一半导体层和第三半导体层为Ge_xSi_1-x，其中0<x<1，所述第二半导体层为硅。

可选的，在形成第一空腔的步骤中，在通过第一刻蚀槽去除部分第一半导体层的步骤之前，还包括：在第一刻蚀槽的侧壁上形成第一掩盖层；

在形成第二空腔的步骤中，在通过第二刻蚀槽去除剩余的第一半导体层的步骤之前，还包括：在第二刻蚀槽的侧壁上形成第二掩盖层。

此外，本发明还提供了一种半导体器件，包括：

第一类型器件区域和第二类型器件区域，其中：

第一类型器件区域包括：

半导体衬底；

半导体衬底上的埋层；

埋层上的第二半导体层；

贯通第二半导体层、与埋层相接的介质槽；

第二类型器件区域包括：

半导体衬底；

半导体衬底上的埋层；

埋层上依次层叠的第二半导体层和第三半导体层；

贯通第二半导体层和第三半导体层、与埋层相接的介质槽；

其中，第二半导体层具有第一类型沟道材料，第三半导体层具有第二类型沟道材料。

可选的，所述埋层包括相邻的第一埋层和第二埋层，介质槽包括第一介质槽和第二介质槽，第一介质槽位于第一埋层之上，第二介质槽位于第二埋层之上，第一介质槽与第二介质槽首尾相接。

可选的，第一介质槽和第二介质槽组成隔离结构。

可选的，第一介质槽和第二介质槽为L型。

可选的，所述衬底为体硅衬底，所述第二半导体层为Ge_xSi_1-x，其中0<x<1，第三半导体层为硅。

本发明的半导体器件及其制造方法，在衬底上形成了第一、第二和第三半导体层的堆叠，并通过两次刻蚀、填充工艺，将第一半导体层去除并形成埋层，第二和第三半导体层为不同类型器件的沟道材料，在形成埋层后，去除部分区域的第三半导体层，从而形成了类SOI的双沟道衬底，可第二半导体层和第三半导体层之上分别形成不同类型的器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层和第三半导体层的厚度实现不同沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。

附图说明

为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本发明的半导体器件的制造方法的流程图；

图2-图21A为根据本发明实施例制造半导体器件的各个制造过程中的结构示意图，其中，图2-21为各个制造过程的俯视图，图2A-21A图为相应俯视图的AA向截面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图1所示，本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底；在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；去除部分区域上的第三半导体层，以形成第一类型器件区域和第二类型器件区域。

本发明中，在衬底上形成了第一、第二和第三半导体层的堆叠，并通过两次刻蚀、填充工艺，将第一半导体层去除并形成埋层，第二和第三半导体层为不同类型器件的沟道材料，在形成埋层后，去除部分区域的第三半导体层，从而形成了类SOI的双沟道衬底，可第二半导体层和第三半导体层之上分别形成不同类型的器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层和第三半导体层的厚度实现不同沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。

为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。

首先，在步骤S01，提供半导体衬底100，参考图2和图2A(图2的AA向截面图)所示。

在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。

而后，在步骤S02，在衬底100上形成第一半导体层102，以及在第一半导体层102上依次形成具有第一类型沟道材料的第二半导体层104和具有第二类型沟道材料的第三半导体层106的叠层，参考图2和图2A(图2的AA向截面图)所示。

在本发明实施例中，可以采用外延生长(EPI)工艺，在体硅衬底100上依次外延生长第一半导体层102、第二半导体层104和第三半导体层106，第一半导体层和第三半导体层可以为相同的半导体材料。在本实施例中，如图2A所示，先在硅衬底上外延Ge_xSi_1-x的第一半导体层102，其中0<x<1，厚度可以为1-200nm，典型的可以10nm或200nm；接着，在第一半导体层102上外延生长硅的第二半导体层104，厚度可以为3-200nm，典型的可以为10nm或15nm；最后，在第二半导体层104上外延生长Ge_xSi_1-x的第三半导体层106，厚度可以为3-200nm，典型的可以为10nm或15nm。外延工艺可以形成晶体结构的半导体层，其为质量较高的半导体层，以便提高所形成的器件的性能。

在本发明中，第二半导体层104为具有第一类型的沟道材料，也即适用于第一类型器件的沟道材料，第三半导体层106为具有第二类型的沟道材料，也即适用于第二类型器件的沟道材料，第一类型和第二类型的沟道材料为适用于不同载流子的沟道材料。在本实施例中，第一类型器件为N型器件，如NMOS，该第一类型的沟道材料可以为Si、SiC或GaN等，第二类型器件为P型器件，如PMOS，该第二类型的沟道材料为SiGe InP、InAs、或GaInAs等。

在本发明中，第一、第二和第三半导体层的厚度可以根据器件的需要来选择，其厚度可控制后续形成器件结构的埋层及沟道层的厚度，即相当于SOI衬底中埋层和顶层硅的作用，在器件最终的第二和第三半导体层的厚度小于50nm时，可以用于形成UTSOI器件。

接着，在步骤S03，在叠层中形成第一刻蚀槽114，并通过第一刻蚀槽114去除部分第一半导体层102，以形成第一空腔118，参考图8和图8A(图8的AA向截面示意图)所示。

在本发明的实施例中，该第一刻蚀槽可以为隔离沟槽的一部分，通过该刻蚀槽去除第一半导体层，同时，在填充介质材料后，形成了隔离结构。

在本实施例中，具体的，首先，在第三半导体层106上形成第一硬掩膜108、110，该第一硬掩膜可以为氧化硅、氮化硅、氮氧化硅或他们的组合，本实施例中，先进行氧化工艺，在第三半导体层106的表面形成硅锗的氧化物层108，接着，进行氮化硅层110的淀积，从而形成氧化硅和氮化硅的第一硬掩膜108、110，如图3和图3A(图3的AA向截面示意图)所示。接着，在第一硬掩膜上形成第一光刻胶层112，该光刻胶层112上形成有第一刻蚀槽的图案112-1，该图案112-1为部分隔离沟槽的图案，在一个具体的实施例中，该图案112-1基本为L型，如图4和图4A(图4的AA向截面示意图)所示。而后，进行第一硬掩膜108、110的图案化，并去除第一光刻胶层112，并在第一硬掩膜108、110的掩蔽下，继续刻蚀第三半导体层106和第二半导体层104，直至暴露出第一半导体层102，以在第三半导体层106和第二半导体层104中形成第一刻蚀槽114，如图5和5A(图5的AA向截面示意图)所示；当然，在其他实施例中，可以进一步刻蚀部分或全部的第一半导体层102，甚至过刻蚀至衬底，使得第一刻蚀槽114穿过部分或全部的第一半导体层102。

在形成第一刻蚀槽114之后，通过该第一刻蚀槽114，去除部分的第一半导体层102。具体的，首先，在第一刻蚀槽114的侧壁上形成第一掩盖层116，以保护与第一半导体层具有相同材料的第三半导体层106，本实施例中，先淀积氮化硅的第一掩盖层116，如图6和图6A(图6的AA向截面示意图)所示，而后，通过RIE(反应离子刻蚀)，去除第一刻蚀槽114底部以及第一硬掩膜108、110之上的第一掩盖层116，仅在第一刻蚀槽114内壁上形成第一掩盖层116，如图7和图7A(图7的AA向截面示意图)所示。接着，进行腐蚀，通过控制刻蚀时间，去除部分的第一半导体层102，在第二半导体层104和衬底100之间形成第一空腔118，如图8和8A(图8的AA向截面示意图)所示，在本实施例中，可以采用HF、H₂O₂、CH₃COOH和H₂O的刻蚀剂进行腐蚀去除第一半导体层，具体的，在一个优选的实施例中，采用HF、H₂O₂、CH₃COOH和H₂O的刻蚀剂进行腐蚀去除第一半导体层，比例为1:18:27:8。

而后，在步骤S04，填充第一刻蚀槽114及第一空腔118，以分别形成第一介质槽122和第一埋层124，参考图10和图10A(图10的AA向截面示意图)所示。

在本实施例中，可以采用ALD(原子层沉积)或CVD(化学气相沉积)，淀积氧化硅或高k介质材料120，如图9和图9A(图9的AA向截面示意图)所示，而后进行平坦化，如CMP(化学机械研磨)进行平坦化，直至暴露出第一硬掩膜110，从而在第一刻蚀槽114中形成第一介质槽122，在第一空腔118中形成第一埋层124，如图10和图10A所示。

接着，在步骤S05，在叠层中形成第二刻蚀槽126，并通过第二刻蚀槽126去除剩余的第一半导体层102，以形成第二空腔130，参考图15和图15A(图15的AA向截面示意图)所示。

该步骤可以采用同步骤S03中形成第一刻蚀槽及第一空腔的方法，来形成该第二刻蚀槽和第二空腔。

具体的，首先，在第一硬掩膜上形成第二光刻胶层124，该第二光刻胶层124上形成有第二刻蚀槽的图案124-1，该第二刻蚀槽的图案124-1为隔离沟槽的另一部分的图案，在一个具体的实施例中，该图案124-1基本为L型，与第一刻蚀槽的图案112-1首尾相接构成了隔离沟槽的图案，参考图12所示。而后，进行第一硬掩膜108、110的图案化，并去除第二光刻胶层124，并在第一硬掩膜108、110的掩蔽下，继续刻蚀第三半导体层106和第二半导体层104，直至暴露出第一半导体层102，以在第三半导体层106和第二半导体层104中形成第二刻蚀槽126，如图12和图12A所示。当然，在其他实施例中，可以进一步刻蚀部分或全部的第一半导体层102，甚至过刻蚀至衬底，使得第二刻蚀槽126穿过部分或全部的第一半导体层102。

在形成第二刻蚀槽126之后，在第一埋层124的支撑下，可以进行剩余的第一半导体层102的去除。具体的，首先，在第二刻蚀槽126的侧壁上形成第二掩盖层128，以保护第三半导体层106，在本实施例中，先淀积氮化硅的第二掩盖层128，如图13和图13A(图13的AA向截面示意图)所示，而后，通过RIE(反应离子刻蚀)，去除第二刻蚀槽126底部以及第一硬掩膜108、110之上的第二掩盖层128，仅在第二刻蚀槽126内壁上形成第二掩盖层128，如图14和图14A(图14的AA向截面示意图)所示。接着，进行腐蚀，直至去除剩余的第一半导体层102，在第一埋层旁侧形成第二空腔130，如图15和图15A(图15的AA向截面示意图)所示，在本实施例中，可以采用HF、H₂O₂、CH₃COOH和H₂O的刻蚀剂进行腐蚀去除第一半导体层，具体的，在一个优选的实施例中，采用HF、H₂O₂、CH₃COOH和H₂O的刻蚀剂进行腐蚀去除第一半导体层，比例为1:18:27:8。

接着，在步骤S06，填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层，参考图17和图17A(图17的AA向截面示意图)所示。

该步骤可以采用同步骤S05形成第一介质槽和第一埋层的方法，来形成第二介质槽和第二埋层。

具体的，在本实施例中，可以采用ALD(原子层沉积)或CVD(化学气相沉积)，淀积氧化硅或高k介质材料132，如图16和图16A(图16的AA向截面示意图)所示，而后进行平坦化，如CMP(化学机械研磨)进行平坦化，直至暴露出第一硬掩膜110，从而在第二刻蚀槽126中形成第二介质槽136，在第二空腔118中形成第二埋层134，如图17和图17A(图17的AA向截面示意图)所示。

在填充第二空腔形成第二埋层134之后，也形成了由第一介质槽122和第二介质槽136组成的隔离结构，第一介质槽122和第二介质槽136围成的区域为有源区，第一埋层124和第二埋层134形成在第二半导体层104与衬底100之间，构成了器件的埋层。

而后，在步骤S07，去除部分区域上的第三半导体层106，以形成第一类型器件区域200和第二类型器件区域300，参考图21和图21A(图21的AA向截面示意图)所示。

在本实施例中，具体的，首先，在第二类型器件区域300上覆盖第三光刻胶层138，如图18和图18A(图18的AA向截面示意图)所示，在其掩盖下，先去除部分区域上的第一硬掩膜108、110，该区域用于形成第一类型器件，如图19和图19A(图19的AA向截面示意图)所示，并去除第三光刻胶层138，而后，在第三光刻胶层138的掩盖下，去除部分的第三半导体层106，可以采用氧化加酸法腐蚀的方法去除第三半导体层，氧化和酸法腐蚀可以根据器件的需要进行一次或多次，如图20和图20A(图20的AA向截面示意图)所示，这样，在去除掉第三半导体层的区域上，仅剩余了具有第一类型沟道材料的第二半导体层104，作为第一类型器件的区域200，用于形成第一类型器件，在未去除第三半导体层的区域，在第二半导体层104上形成了具有第二类型沟道材料的第三半导体层106，作为第二类型器件的区域300，用于形成第二类型器件。最后，去除第二类型器件区域300上的第一硬掩膜108、110，如图21和图21A(图21的AA向截面示意图)所示，在第一类型器件区域200，在埋层134、124上形成了具有第一类型沟道材料的第二半导体层104，可以在其上进一步形成第一类型的器件，在第二类型器件区域300，在埋层134、124上形成了第二半导体层104和第三半导体层106的叠层，第三半导体层106为具有第二类型沟道材料，可以在第三半导体层106上进一步形成第二类型的器件，从而，实现了具有双沟道材料的类SOI器件。

而后，根据需要，完成器件的后续加工，如进行在第一类型器件区域上形成第一类型器件，在第二类型器件区域上形成第二类型的器件。

此外，本发明还提供了一种半导体器件，参考图21和图21A所示，该器件包括第一类型器件区域和第二类型器件区域，其中：

第一类型器件区域200包括：

半导体衬底100；

半导体衬底上的埋层134、124；

埋层134、124上的第二半导体层104；

贯通第二半导体层104、与埋层134、124相接的介质槽122、136；

第二类型器件区域300包括：

半导体衬底100；

半导体衬底上的埋层134、124；

埋层134、124上依次层叠的第二半导体层104和第三半导体层106；

贯通第二半导体层104和第三半导体层106、与埋层134、124相接的介质槽122、136；

其中，第二半导体层104具有第一类型沟道材料，第三半导体层106具有第二类型沟道材料。

在本发明的实施例中，埋层包括相邻接的第一埋层124和第二埋层134，介质槽包括第一介质槽122和第二介质槽136，其中，第一介质槽122位于第一埋层124之上，第二介质槽136位于第二埋层134之上，第一介质槽122和第二介质槽136构成了隔离结构，第一介质槽122和第二介质槽136包围的区域为有源区，在一个具体的实施例中，第一介质槽122和第二介质槽136基本为L型，两个介质槽首尾相接组成了基本为矩形的隔离沟槽，如图21和图21A所示。

在本发明的实施例中，第一介质槽122和第二介质槽136形成在第二半导体层104以及第二半导体层104和第三半导体层106的叠层中，且凸出于第二半导体层104和第三半导体层106的上表面。

在本发明的一个实施例中，所述衬底为体硅衬底，所述第二半导体层为Ge_xSi_1-x，其中0<x<1，第三半导体层为硅。

在本发明的半导体器件中，在衬底上形成了类SOI的具有双沟道材料的器件，在第一类型器件区域的埋层上形成第一沟道类型材料的第二半导体层，第二类型器件区域的埋层上形成第二半导体层和第二沟道类型材料的第三半导体层的叠层，以用于形成不同类型的器件，分别提高器件的速度和性能。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括步骤：

提供半导体衬底；

在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；

在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；

填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；

在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；

填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层，第一介质槽与第二介质槽首尾相接并构成隔离沟槽；

去除部分区域上的第三半导体层，以形成第一类型器件区域和第二类型器件区域。

2.根据权利要求1所述的制造方法，其特征在于，第一刻蚀槽为隔离沟槽的一部分，第二刻蚀槽为隔离沟槽的另一部分。

3.根据权利要求2所述的制造方法，其特征在于，第一刻蚀槽和第二刻蚀槽为L型。

4.根据权利要求1所述的制造方法，其特征在于，采用外延工艺，在衬底上形成第一半导体层，以及第一半导体层上的叠层。

5.根据权利要求4所述的制造方法，其特征在于，所述第一半导体层和第三半导体层具有相同的材料。

6.根据权利要求5所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层和第三半导体层为Ge_xSi_1-x，其中0<x<1，所述第二半导体层为硅。

7.根据权利要求4所述的制造方法，其特征在于，在形成第一空腔的步骤中，在通过第一刻蚀槽去除部分第一半导体层的步骤之前，还包括：在第一刻蚀槽的侧壁上形成第一掩盖层；

在形成第二空腔的步骤中，在通过第二刻蚀槽去除剩余的第一半导体层的步骤之前，还包括：在第二刻蚀槽的侧壁上形成第二掩盖层。

8.一种半导体器件，其特征在于，包括第一类型器件区域和第二类型器件区域，其中：

第一类型器件区域包括：

半导体衬底；

半导体衬底上的埋层；

埋层上的第二半导体层；

贯通第二半导体层、与埋层相接的介质槽；

第二类型器件区域包括：

半导体衬底；

半导体衬底上的埋层；

埋层上依次层叠的第二半导体层和第三半导体层；

贯通第二半导体层和第三半导体层、与埋层相接的介质槽；

其中，第二半导体层具有第一类型沟道材料，第三半导体层具有第二类型沟道材料；

所述埋层包括相邻的第一埋层和第二埋层，介质槽包括第一介质槽和第二介质槽，第一介质槽位于第一埋层之上，第二介质槽位于第二埋层之上，第一介质槽与第二介质槽首尾相接。

9.根据权利要求8所述的半导体器件，其特征在于，第一介质槽和第二介质槽组成隔离结构。

10.根据权利要求9所述的半导体器件，其特征在于，第一介质槽和第二介质槽为L型。

11.根据权利要求8所述的半导体器件，其特征在于，所述衬底为体硅衬底，所述第二半导体层为Ge_xSi_1-x，其中0<x<1，第三半导体层为硅。