JP2011146684A - 単結晶ゲルマニウムまたはシリコンゲルマニウムを形成する方法 - Google Patents

単結晶ゲルマニウムまたはシリコンゲルマニウムを形成する方法 Download PDF

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Abstract

【課題】基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する改良された方法を提供する。
【解決手段】誘電体分離３（例えばＳＴＩ）を有する基板１を準備する工程と、基板材料１（例えばＳｉ）のトレンチエッチング４を行う工程と、トレンチ４内への充填層５（例えばＧｅ）の選択成長を行う工程と、略溶融温度での充填層６の加熱により、充填層５（例えばＧｅ）の再結晶化７により達成される。
【選択図】図１

Description

本発明は、ゲルマニウムまたはシリコンゲルマニウムのＦｉｎＦＥＴデバイスおよびその形成方法の分野に関する。
更に、本発明は、基板に形成された（狭い）トレンチの中の、単結晶のゲルマニウムまたはシリコンゲルマニウムのエピタキシャル成長に関する。特に、本発明は、基板上に単結晶のゲルマニウムまたはシリコンゲルマニウムのフィン構造を形成する改良された方法に関する。
プレーナバルクＣＭＯＳデバイスの小型化は、半導体産業の大きな課題となった。デバイスの幾何学的な縮小は、ＩＣ特性に多くの改良を与えているけれども、９０ｎｍテクノロジーノードを越えて導入されるデバイスアーキテクチュアへの要求がある。
しばしばフィンベース半導体デバイスまたはＦｉｎＦＥＴとも呼ばれるマルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）は、３２ｎｍ以下への更なる小型化のための、有望な候補の１つである。薄い半導体フィンの周りをゲート電極が包むそれらの３次元アーキテクチュアにより、チャネル上での改良されたゲート制御（およびこれによる少ない短チャネル効果）が、マルチゲートを用いて達成できる。
シリコンＦｉｎＦＥＴは、高集積化されたＭＯＳＦＥＴのための、有望な候補の１つとして現れた。しかしながら、より小さなサブミクロンレジームに小型化されたシリコンＣＭＯＳデバイスでは、より高いチャネル移動度を有する新しい材料が、デバイス性能の向上のために必要とされた。
ゲルマニウムＭＯＳＦＥＴがシリコンＭＯＳＦＥＴより、高効率の電子および正孔の移動度を有することは、この分野で知られている。
例えば、Feng J らによる"P-Channel Germanium FinFET based on Rapid Melt Growth", IEEE Electron Device Letters, Vol.28, NO.7, July 2007, pp 637-639 は、いわゆる高速溶融成長（Rapid-Melt-Growth）法に基づく結晶ゲルマニウムの製造を記載する。この方法は、特に、（ａ）シリコン基板上にアモルファスゲルマニウムを堆積させる工程、（ｂ）リソグラフィとフォトレジストアッシングに続いて反応性イオンエッチングを用いてアモルファスゲルマニウムをフィンにパターニングする工程、（ｃ）等方的なＬＴＯ層（マイクロクルーシブル）の堆積によりゲルマニウムフィンを包む工程、（ｄ）形成された構造を高速熱処理（９４０℃）で加熱してゲルマニウムを溶かす工程、（ｅ）構造を冷却する工程、および（ｆ）ＨＦを用いたエッチングでＬＴＯマイクロクルーシブルを除去する工程を含む。記載された方法は、しかしながら、比較的多くの工程を含むことを特徴とし、形成されたゲルマニウムは、特にＧｅ／Ｓｉ界面において、結晶欠陥を含むことが報告されている。更に、記載されたゲルマニウムフィンは、約１３０ｎｍのフィン幅を有する。
ナノワイヤ寸法の単結晶ゲルマニウムピラー（single-crystal germanium pillars）は、ＧＯＩ構造と共に、Liu Y. らの、"Rapid Melt Growth of Germanium Crystals with Self-Aligned Microcrucibles on Si Substrate", Journal of The Electrochemical Society, 152 (8), G688-G693 (2005)に記載されている。Ｇｅピラーについては、それらの製造は、Ｓｉ基板上へのアモルファスＧｅ膜の堆積工程を含む。リソグラフィおよび異方性反応性イオンエッチングがＧｅピローの形成に用いられた。レジストが剥離された後、等角の低温ＳｉＯ２（ＬＴＯ層）が、ピラーを覆うように堆積された。ＧＯＩ構造の作製については、最初に絶縁層がＳｉ１００基板上に形成され、パターニングされて幾つかのシード窓（seeding window）がパターニングされた。絶縁層は、二酸化シリコン、窒化シリコン、または他の材料でも良い。次に、絶縁層上に先に形成された非常に薄いＳｉ層の上に、アモルファスＧｅが、非選択堆積で堆積された。次に、フォトリソグラフィおよびＲＩＥにより、アモルファスＧｅ膜が所望の形状にパターニングされた。その後に、パターニングされたＧｅを覆うように、等角ＬＴＯ層が堆積された。ピラーまたはＧＯＩ構造のいずれかを有するウエハが、次に、高速熱処理ＲＴＰチャンバ中に入れられ、９４０℃まで加熱されてＧｅを溶かした。双方の場合、マイクロクルーシブルとして働くＬＴＯ層は、Ｇｅ液体を保持し、任意に流れるのを防止する。Liuらにより開示された方法は、複雑な器具のような多くの欠点を持つ。また、開示された方法は、本質的にパターニングプロセス（例えば、フォトリソグラフィやＲＩＥ）の実施により制限される。
米国特許６，１８０，４８０は、シリコンウエハ中の高アスペクト比のトレンチ中に、トレンチキャパシタを形成するプロセスであって、基板中に形成されたトレンチを、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填材料で完全に充填できるプロセスを開示する。開示された方法は、２００ｎｍのオーダーの幅を有するトレンチに適するように請求されている。
技術の進歩にもかかわらず、高品質の単結晶ゲルマニウムまたはシリコンゲルマニウムを、１００ｎｍより狭い幅を有するトレンチ中に形成する方法であって、公知のプロセスより少ない工程を有する方法への要求が未だに存在する。
本発明の他の長所は、以下の記載から当業者に直ぐに明らかになるであろう。
本発明の一の形態では、基板上に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する方法が提供される。この方法は、
（ａ）半導体材料を含み（又は、からなり）、２つの絶縁領域と隣り合う、少なくとも１つの活性領域を備えた、パターニングされた（半導体）基板を提供する工程と、
（ｂ）活性領域に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料をトレンチの底に露出させる工程と、
（ｃ）トレンチ中に、（約）４５０℃より低い温度で、ゲルマニウムまたはシリコン−ゲルマニウムを含む（又は、からなる）充填層を形成し、トレンチを（実質的に）完全に充填する工程と、
（ｄ）トレンチ中のゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が（実質的に）完全に溶ける温度で加熱し、これにより隣り合う絶縁領域または基板のいずれもが溶けない工程と、
（ｅ）工程（ｄ）で得られた溶けた充填層を再結晶化して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程と、を含む（又は、からなる）。
他の形態では、本発明は、（半導体）基板上に単結晶のゲルマニウムまたはシリコン−ゲルマニウムのフィン構造を形成する方法に関し、この方法は、
（ａ）半導体材料を含み（又は、からなり）、２つの絶縁領域と隣り合う、少なくとも１つの活性領域を備えた、パターニングされた（半導体）基板を提供する工程と、
（ｂ）活性領域に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料をトレンチの底に露出させる工程と、
（ｃ）トレンチ中に、（約）４５０℃より低い温度で、ゲルマニウムまたはシリコン−ゲルマニウムを含む（又は、からなる）充填層を形成し、トレンチを（実質的に）完全に充填する工程と、
（ｄ）トレンチ中のゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が（実質的に）完全に溶けるのに十分な温度で加熱し、これにより隣り合う絶縁領域または基板のいずれもが溶けない工程と、
（ｅ）工程（ｄ）で得られた溶けた充填層を再結晶化して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程と、
（ｆ）選択的に、絶縁領域を除去して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムのフィン構造を形成する工程と、を含む（又は、からなる）。
好適には、上述の本発明の方法では、少なくとも１つのトレンチは、（約）８０ｎｍより小さい幅を有し、好適には（約）６０ｎｍより小さい幅を有し、より好適には（約）５０ｎｍより小さい幅を有し、更に好適には（約）３０ｎｍより小さい幅を有し、最も好適には約２０ｎｍの幅を有する。
好適には、上述の本発明の方法では、少なくとも１つのトレンチは（約）２より大きく、好適には（約）５より大きく、より好適には（約）１０より大きく、更に好適には（約）２０より大きいアスペクト比（幅に対する深さ）を有する。
好適には、上述の本発明の方法では、トレンチ中にゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、（約）１００℃と（約）４５０℃の間、好適には（約）３５０℃と（約）４４５℃の間、より好適には（約）４００℃と（約）４４５℃の間、更に好適には（約）４２０℃と（約）４４０℃の間に含まれる温度で行われる。
好適には、上述の本発明の方法では、トレンチ中にゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、（選択）エピタキシャル成長により行われる。
好適には、上述の本発明の方法では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、化学気相堆積（ＣＶＤ）技術により行われる。
好適には、上述の本発明の方法では、ゲルマニウムを含む充填層を加熱する工程は、（約）８５０℃と（約）９５０℃の間、好適には（約）９００℃と（約）９５０℃の間、より好適には（約）９２０℃と（約）９４０℃の間に含まれる温度で行われる。
好適には、上述の本発明の方法では、シリコン−ゲルマニウムを含む充填層を加熱する工程は、（約）８５０℃と（約）１５００℃の間、好適には（約）８５０℃と（約）１４００℃の間に含まれる温度で行われる。
好適には、上述の本発明の方法では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程の時間は、（約）５００ミリ秒より短い、好適には（約）４００ミリ秒より短い、より好適には（約）３００ミリ秒より短い、更に好適には（約）２００ミリ秒より短い、更には（約）１００ミリ秒より短い。更に好適には、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程の時間は、（約）１ナノ秒と（約）１００ミリ秒との間、より好適には（約）２０ナノ秒と（約）１００ミリ秒との間である。
好適には、上述の本発明の方法では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程は、レーザーアニールまたはフラッシュアニール技術を用いて行われ、好適にはレーザーアニールで行われる。
好適には、上述の本発明の方法では、工程（ｄ）で得られた溶融された充填層を再結晶させる工程は、溶融した充填層を適当に冷却することにより行われる。
好適には、上述の本発明の方法では、工程（ｄ）で得られた溶融された充填層を再結晶させる工程は、（選択）エピタキシャル（再）成長により行われる。
好適には、上述の本発明の方法では、基板は、好適にはシリコンを含む（からなる）半導体材料を含む。
好適には、上述の本発明の方法では、絶縁領域は、絶縁層が好適にはシリコン酸化物（ＳｉＯ２）を含む（からなる）シャロートレンチ分離（ＳＴＩ）の形態である。
好適には、上述の本発明の方法は、更に、
（ｇ）好適には上述の工程（ａ）の後で上述の工程（ｂ）の前に、選択的に、２つの絶縁領域に隣り合う少なくとも１つの活性領域を有する、パターニングされた基板を、プロセスチャンバ中に導入する工程と、
（ｈ）選択的に、好適にはパターニングされた基板をプロセスチャンバ中に導入する工程の前に、基板の表面のウエット洗浄工程を行い、基板の表面から自然酸化物を除去する工程と、
（ｉ）選択的に、好適にはパターニングされた基板をプロセスチャンバ中に導入する工程の後で上述の工程（ｂ）の前に、基板のその場アニール工程を行い、基板の表面から更に自然酸化物と汚染物とを除去する工程と、を含む。
好適には、上述の本発明の方法では、工程（ｂ）の前のその場アニール工程は、（約）８００℃と（約）８５０℃との間の温度で、Ｈ２雰囲気中で行われる。
好適には、上述の本発明の方法では、絶縁領域を除去して単結晶のゲルマニウムまたはシリコン−ゲルマニウムのフィン構造を形成する工程は、適当なエッチング技術を用いて行われる。
他の形態では、本発明は、半導体デバイス、好適には電界効果トランジスタ、更に好適にはＦｉｎＦＥＴデバイスの製造のための上述の方法の使用に関する。
更に他の形態では、本発明は、上述の方法で得られるゲルマニウムまたはシリコンゲルマニウムのフィン構造を含むＦｉｎＦＥＴデバイスに関する。
全ての図／図面は、本発明の幾つかの形態や具体例を表すことを意図する。明確化の理由から、デバイスは単純化して表される。全ての代替えや選択肢が表されるものではなく、それゆえに本発明は、所定の図面の内容に限定されるものではない。
ＳＴＩタイプの基板／絶縁領域システム中に形成されたトレンチ中で、本発明の方法を行うための１つの例示的な実験手順を模式的に示す。 本発明によらない方法を用いた場合の、６００℃の操作温度における、トレンチの外のゲルマニウムの表面マイグレーションを示すＳＥＭ像を表す。 ４３０℃でのトレンチ中のゲルマニウム成長／堆積中に存在する双晶欠陥を表す断面ＴＥＭ像である。 本発明にかかる方法を用いた場合の、２０ｎｍの幅を有するトレンチ中へのゲルマニウム成長を示すＳＥＭ像を示す。 本発明によらない方法を用いて、８００℃で加熱したゲルマニウム中に存在する双晶欠陥を示す断面ＴＥＭ像（図５ａ）と、本発明にかかる方法を用いて、９００℃で加熱したゲルマニウム中の双晶欠陥の不在を示す断面ＴＥＭ像（図５ｂ）である。
本発明の一の形態では、基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する方法であって、かかる方法は、
（ａ）半導体材料を含み２つの絶縁領域と隣り合う、少なくとも１つの活性領域を備えた、パターニングされた基板を提供する工程と、
（ｂ）活性領域に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料をトレンチの底に露出させる工程と、
（ｃ）トレンチ中に、（約）４５０℃より低い温度で、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成し、トレンチを完全に充填する工程と、
（ｄ）トレンチ中のゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が完全に溶けるのに十分な温度で加熱する工程と、
（ｅ）工程（ｄ）で得られた溶けた充填層を再結晶化して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程と、を含む。
他の形態では、本発明は、基板上に単結晶のゲルマニウムまたはシリコンゲルマニウムのフィン構造を形成する方法であって、かかる方法は、
（ａ）半導体材料を含み２つの絶縁領域と隣り合う、少なくとも１つの活性領域を備えた、パターニングされた基板を提供する工程と、
（ｂ）活性領域に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料をトレンチの底に露出させる工程と、
（ｃ）トレンチ中に、（約）４５０℃より低い温度で、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成し、トレンチを完全に充填する工程と、
（ｄ）トレンチ中のゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が完全に溶けるのに十分な温度で加熱し、これにより隣り合う絶縁領域または基板は溶けない工程と、
（ｅ）工程（ｄ）で得られた溶けた充填層を再結晶化して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程と、
（ｆ）選択的に、絶縁領域を除去し、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムのフィン構造を形成する工程と、を含む。
本発明の文脈中において、「単結晶（mono-crystalline）」の用語は、１つの結晶の形態の材料を定義することを意味する。「トレンチ（trench）」、「活性領域（active region）」および「絶縁領域（insulating region）」の用語は、ここでは、この技術分野において一般に受け入れられる意味を有することを意味する。
特に、活性領域は、半導体材料を含みまたは半導体材料から形成され、計算や記憶動作を行う（例えばトランジスタ、レジスタ、キャパシタのような）対応するデバイスが形成される基板の、物理的な部分をいう。絶縁（分離）領域またはフィールド酸化領域は、絶縁体（誘電体材料）を含みまたは絶縁体（誘電体材料）からなり、同じ基板上の２またはそれ以上のデバイスを電気的に分離する。トレンチは、矩形の断面を有するリセス領域をいう。
「半導体材料をトレンチの底に露出させる（the semiconductor material is exposed at the bottom of the trench）」の表現により、ここでは、トレンチの底が、半導体材料を含みまたは半導体材料からなることを意味する。
本発明の文脈中では、トレンチを充填するために現在可能な技術が、高いアスペクト比を有するトレンチ、特に１００ｎｍより小さな幅を有するトレンチ、更には５０ｎｍより小さな幅を有するトレンチにおいて、（例えばゲルマニウムやシリコン−ゲルマニウムのような）高品質の単結晶材料を形成するのに適していないことが、驚くべきことに発見された（図２）。
１００ｎｍより小さい幅を有するトレンチ、特に５０ｎｍより小さい幅を有するトレンチ中にゲルマニウムを成長させようとすると、狭いトレンチ中に（例えば約４５０℃より低い）低温で成長する場合に、公知の技術では、不十分な結晶品質のゲルマニウムに妨げられることが特に発見された。特に、ゲルマニウムの双晶欠陥が、この方法を用いた狭いトレンチ中へのゲルマニウムの結晶成長において発生する（図３）。
更に、（例えば約６００℃より高いような）より高い成長温度で、狭いトレンチ中で公知の技術を用いた場合、トレンチの形態は、更にゲルマニウムの成長を妨げる。特に、表面マイグレーションの現象が、少なくとも部分的にゲルマニウムを、（狭い）トレンチの外に運ぶことが、驚くべきことに発見された。驚くべきことに、より高い成長温度では、非常に狭い（即ち、約２０ｎｍより小さな幅を有する）トレンチで公知の方法を使用すると、成長は全く観察されない。
このように、本発明は、（例えば１００ｎｍより小さな幅を有する、好適には８０ｎｍより小さな幅を有する、より好適いは６０ｎｍより小さな幅を有する、更に好適には５０ｎｍより小さな幅を有する、更には３０ｎｍより小さな幅を有する、特に約２０ｎｍの幅を有する）狭いトレンチ中に、単結晶のゲルマニウム（またはシリコン−ゲルマニウム）を形成する、従来技術で公知な方法の欠点を表さない、改良された方法の開発に挑戦する。
特に、成長が狭いトレンチ中に低い成長温度で行われる場合の、ゲルマニウムの不十分な結晶品質を改良することが望まれた。
本発明の構成では、狭いトレンチ中により高い成長温度でゲルマニウムを充填するプロセスの品質を改良することも望まれた。
本発明に関しては、本発明にかかる方法が、上述のような技術的な要求に完全に合致することが、驚くべきことに発見された。
本発明にかかる方法は、半導体材料を含み２つの絶縁領域に隣り合う少なくとも１つの活性領域を有する、パターニングされた基板を提供する工程を、第１工程として含む。
本発明の方法に関しては、半導体の製造と互換性のあるいずれの基板を使用してもよい。ここで使用するのに好ましい基板は、当業者にとっては容易に特定できるであろう。
典型的には、ここで使用する基板は、半導体の製造と互換性のあるいずれの基板も含み、少なくとも１つの半導体層を表面に有する。ここで使用される好ましい基板の典型的な例は、これらに限定されないが、（Ｓｉ、Ｇｅ、ＳｉＧｅのような）バルク半導体材料、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧｅＯＩ）、石英、ガラス等のような支持基板を覆う少なくとも１層の半導体材料を含む積層基板を含む。
好適な形態では、適当な基板は、例えばシリコン、ゲルマニウム、シリコン−ゲルマニウムのような（バルク）半導体材料を含む。特に、ここで使用する基板は、シリコンを含む（からなる）。このように、好適な形態では、基板はシリコンウエハである。
上述のように、ここで使用する基板は、２つの絶縁領域と隣り合う少なくとも１つの活性領域を有するように提供される。上述のように、「絶縁領域」の用語は、この技術において普通に受け入れられる意味を有することを意味する。好適には、絶縁領域は、２つの隣り合うデバイス領域を分離する（ＳｉＯ２のような）誘電体層をいう。
半導体材料を含み２つの絶縁領域と隣り合う少なくとも１つの活性領域を備えた、パターニングされた基板を提供するための方法および技術は、当業者にとって容易に分かるであろう。ここでは、更に詳しくは述べない。図１（ａ）は、少なくとも１つの活性領域２と、多くの絶縁領域３とを備えた、パターニングされた基板１を示す１つの例示的構造を表す。
ここで使用する絶縁領域を形成するための好ましい材料は、これらに限定されないが、シリコン酸化物、シリコン窒化物（Ｓｉ３Ｎ４）、およびそれらの混合物である。好適には、絶縁領域は、（実質的に）シリコン酸化物からなる。他の好適な材料は、当業者は容易に特定できるであろう。
好適には、本発明の方法は、更に、２つの絶縁領域と隣り合う少なくとも１つの活性領域を備えたパターニングされた基板を、更なるプロセスのために、プロセスチャンバ（またはリアクタ）に導入する工程を含む。好適には、この追加の工程は、上述の工程（ａ）の後で、この後に記載する方法の工程（ｂ）の前に行われる。
選択的に、以下に記載するようなトレンチを形成する工程（即ち、この方法の工程（ｂ））の前に、本発明の方法は、この方法の工程（ｂ）の後に得られる、提供されまたは得られる基板の表面の洗浄工程を行う工程を含んでも良い。
好適には、洗浄工程は、基板の表面から、自然酸化物を除去するように行われる。基板の表面から自然酸化物を除去するための好ましい方法は、当業者が容易に特定できる。
このように、本発明の方法は、好適には、基板の表面をウエット洗浄して、基板の表面から自然酸化物を除去する工程を行う工程を含む。好適には、この追加の工程は、プロセスチャンバ中に、パターニングされた基板を導入する追加の工程の前に行われる。
本発明の方法の好適な形態によれば、洗浄工程は希ＨＦ浸責を用いて行われ、好適には、２％のＨＦ溶液を用いて行われる。代わりに、洗浄工程は、Ｈ２雰囲気中でのその場洗浄で行っても良い。
選択的に、本発明の方法は、更に、基板をその場アニールして、基板の表面から更に自然酸化物と汚染物を除去する工程を含んでも良い。好適には、追加の工程は、パターニングされた基板をプロセスチャンバ中に導入する工程の後で、上述の工程（ｂ）の前に行われても良い。好適には、そのような選択的なアニール工程は、（約）８００℃と（約）８５０℃との間の温度で行われる。
本発明にかかる方法は、第２の工程として、活性領域中に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより、隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料がトレンチの底に露出する工程を含む。
トレンチを形成するためにこの技術分野で知られた如何なる技術も、本発明に関連して使用しても良い。好適な技術は、これに限定されないが、化学エッチング、反応性イオンエッチング、化学気相エッチング、およびそれらの組み合わせを含む。しかしながら、本発明はこれに限定されない。
好適には、上述の本発明の方法では、少なくとも１つのトレンチが、８０ｎｍより小さな幅を有し、好適には６０ｎｍより小さな幅を有し、より好適には５０ｎｍより小さな幅を有し、更に好適には３０ｎｍより小さな幅を有し、好適には約２０ｎｍである幅を有する。
好適には、上述の本発明の方法では、少なくとも１つのトレンチは、（約）２より大きな、好適には（約）５より大きな、より好適には（約）１０より大きな、更に好適には、（約）２０より大きなアスペクト比（幅に対する高さ）を有する。
本発明の非常に好適な形態によれば、（絶縁領域／基板システムに対応する）２つの絶縁領域と隣り合う（半導体材料を含む）少なくとも１つの活性領域を備えた基板は、シャロートレンチ分離（ＳＴＩ）タイプの基板システムの形態である。ＳＴＩシステム／技術は、この分野で知られており、この製造について、これ以上詳しくはここでは述べない。
ＳＴＩタイプの絶縁領域／基板システムの使用は、少なくとも１つのトレンチが、活性領域中に予め形成されているという長所を更に有する。しかしながら、少なくとも１つのトレンチをきれいにし、充填層を受けるのに好適で／準備ができたようにするための、追加の材料の除去工程が、（本発明の方法の工程（ｃ）に特定されるように）必要とされる。
好適には、ＳＴＩタイプの絶縁領域／基板システムは、２つのシリコン酸化物含有絶縁領域（または層）と隣り合う、少なくとも１つのシリコン含有活性領域を備えた、シリコン含有のパターニングされた基板（または層）を含む。更に好適には、（パターニングされた）基板は（実質的に）シリコンからなり、絶縁領域は（実質的に）シリコン酸化物からなる。図１ａは、本発明の方法で使用するための、好適なＳＴＩタイプの絶縁体／基板システムの一例を表す。しかしながら、熟練した読者に明らかなように、他のタイプの、ＳＴＩ型の基板システムが、本発明の方法で使用されても良い。図１ｂは、少なくとも１つの好適なトレンチ４を備えた、好適なＳＴＩタイプの絶縁体／基板システムの一例を示す。
本発明にかかる方法は、トレンチ中に、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、４５０℃より低い温度で形成し、（実質的に）トレンチを完全に充填する追加の工程を含む。
本発明の方法で使用するための充填層を形成する好適な技術は、当業者にとって容易に明らかになるであろう。好適には、本発明の方法では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、好適には化学気相堆積（ＣＶＤ）技術により行われる。他の好適な技術は、この分野で知られているように、これには限定されない気相分子線エピタキシを含む。更に好適には、本発明では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を堆積する工程は、気相化学気相堆積技術により行われる。より好適には、減圧化学気相体積（ＲＰＣＶＤ）が用いられる。
当業者に明らかなように、ＣＶＤ技術により堆積が行われる場合、少なくとも１つのトレンチを備えた基板は、好適には、１またはそれ以上の（揮発性の）ゲルマニウムまたはシリコン−ゲルマニウムの前駆体に露出される。
本発明の方法で使用するための好適なゲルマニウム前駆体は、これに限定されないが、ゲルマニウムを堆積させるためには、ＧｅＨ４および／またはＧｅ２Ｈ６を含む。しかしながら、より高次の他のゲルマニウムの前駆体、例えばＧｅ３Ｈ８や、他のＧｅｘＨ２ｘ＋２関連派生物（例えばＧｅｘＨｙＣｌ２ｘ＋２−ｙ）が、本発明にかかる方法に関して使用されても良い。
シリコン−ゲルマニウムを含む充填層を形成する工程を行う場合、ＧｅｘＨ２ｘ＋２とＳｉｙＨ２ｙ＋２の組み合わせ、またはＧｅｘＳｉ１−ｘＨ２ｘ＋２が、本発明にかかる方法の、本発明に関して使用されても良い。
更に好適には、トレンチ中に充填層を形成する工程を行う場合、選択堆積技術が用いられ、即ち、例えば（揮発性の）ゲルマニウムやシリコン−ゲルマニウムの１またはそれ以上の前駆体に、トレンチだけが露出する。
本発明にかかる方法の好適な形態では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、（選択的な）エピタキシャル成長で行われ、これにより充填層は、好適にはトレンチの底において半導体基板の上に選択的に核生成／成長し、絶縁材料の上、トレンチの側壁上、または上面上では核生成しないことが好ましい。
このように、当業者には明らかなように、この工程は、一般にはエピ−リアクタ中で行われる。
堆積圧力、ガスフロー、前駆体濃度または分圧、のエピ−リアクタ中の雰囲気のような特徴は、最適の堆積／形成速度と、最適のトレンチ充填のために、プロセスを調整するように調整される。
好適には、前駆体の分圧は、一般には０．０２Ｔｏｒｒと０．３Ｔｏｒｒの間に含まれる。大気圧化学気相堆積（ＡＰＣＶＤ）を用いる場合、ＣＶＤは（約７６０Ｔｏｒｒの）大気圧で行われ、減圧化学気相堆積（ＲＰＣＶＤ）を用いる場合、ＣＶＤは大気圧より低い圧力で行われる。双方のＣＶＤ技術は、本発明の方法では同じように用いられる。
更に好適には、ＣＶＤは、Ｈ２またはＮ２雰囲気中で行われる。しかしながら、Ａｒのような他の不活性ガスを代わりに使用しても良い。
好適には、上述のような本発明の方法では、トレンチ中に充填層を形成するのに用いられた温度（例えばエピーリアクタチャンバ中の温度）は、（約）１００℃と（約）４５０℃の間に含まれ、好適には（約）３５０℃と（約）４４５℃の間に含まれ、より好適には（約）４００℃と（約）４４５℃の間に含まれ、更に好適には（約）４２０℃と（約）４４０℃の間に含まれる。
しかしながら、トレンチ中に充填層を形成するために使用される温度は、（約）４５０℃より低いことが必要である。（約）４５０℃より低い温度で堆積工程を行うことは、ゲルマニウムまたはシリコンゲルマニウムの、（狭い）トレンチの外部での表面マイグレーションを防止し、または少なくとも減少させることは、もちろん驚きをもって発見された。
本発明の方法は、選択的に、しかし好適に、上述の堆積工程の後に、化学機械研磨（ＣＭＰ）を行う工程を含む。これは、平坦で均一な表面を形成し、および／またはトレンチ外部の過剰な材料の存在を除去するために好適に行われる。
本発明にかかる方法は、更に、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層を完全に溶かすのに十分な温度で、トレンチ中に存在するゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱し、これにより隣り合う（絶縁材料を含む）絶縁領域または（下層の）基板のいずれも溶けない工程を含む。
一般には、加熱工程は、特定の場合により、ゲルマニウムまたはシリコンゲルマニウムの溶融温度に近い（好適には等しいかそれ以上）の温度で行われる。明らかに、加熱温度は、使用される基板の溶融温度より低く維持されるように制御される。このように、本発明の方法に使用される加熱工程中に、隣り合う絶縁領域または下層の基板のいずれもが（部分的にさえも）溶融しない。
好適には、上述の本発明の方法では、ゲルマニウムを含む充填層を加熱する工程は、８５０℃と９５０℃の間に含まれる温度、好適には９００℃と９５０℃の間に含まれる温度、より好適には９２０℃と９４０℃の間に含まれる温度で行われる。
好適には、上述の本発明の方法では、シリコン−ゲルマニウムを含む充填層を加熱する工程は、８５０℃と１５００℃の間に含まれる温度、好適には８５０℃と１４００℃の間に含まれる温度で行われる。一般には、シリコン−ゲルマニウムを含む充填層が加熱される温度は、対応するシリコン−ゲルマニウム材料のゲルマニウム濃度に依存する。
好適な形態では、上述の本発明の方法では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程の時間は、５００ミリ秒より短く、好適には１ナノ秒と１００ミリ秒との間に含まれ、更に好適には２０ナノ秒と１００ミリ秒との間に含まれる。加熱工程は、このように、高速の溶融工程として特徴づけられる。
本発明に関連して、５００ミリ秒より短く、好適には１ナノ秒と１００ミリ秒との間に含まれ、更に好適には２０ナノ秒と１００ミリ秒との間に含まれる時間、加熱工程を行うことは、（狭い）トレンチの外でゲルマニウムまたはシリコンゲルマニウムを駆動する表面マイグレーションの減少を低減（または防止さえ）するのに貢献することが、驚くことに発見された。
高速溶融工程は、上述の堆積／形成工程（ｃ）の後に、トレンチ中に含まれ／成長させたゲルマニウムまたはシリコンゲルマニウム含有充填層の中に存在する（双晶現象、転位に続く双晶欠陥のような）結晶欠陥を低減（または防止）または除去するのに貢献することが、同様に驚きをもって発見された（図５ｂ）。
本発明にかかる方法の、非常に好適な形態では、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程は、レーザーアニールまたはフラッシュアニール（フラッシュ加熱）技術を用いて、好適にはレーザーアニールを用いて行われる。レーザーアニールとフラッシュアニールは、当業者によく知られた技術である。代わりに、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程は、適当な（フラッシュ）マイクロ波アニール／加熱により行っても良い。
好適には、レーザーまたはフラッシュ加熱により与えられた温度は、上述のように特定の場合に依存して、（約）８５０℃と（約）９５０℃の間、または８５０℃と１５００℃の間に含まれる。レーザーまたはフラッシュ加熱の熱応力を減らすために、レーザーまたはフラッシュ加熱は、好適には、２５０℃のチャック温度に達した後に行われる。
好適には、加熱工程は選択的に（即ち、部分的に）、トレンチ中に存在するゲルマニウムまたはシリコン−ゲルマニウムを含む充填層に適用される。代わりに、加熱工程は非選択的であり、基板（および絶縁領域）と充填層の双方に加熱工程が適用されても良い。
レーザーアニールが使用される好適な形態では、レーザーは、基板および／または充填層を、（約）７５ｍｍ／秒のスキャン速度でスキャンする。代わりに、レーザースキャンは、３００ｍｍ／秒または４５０ｍｍ／秒まで高くなる。
本発明にかかる方法は、更に、上述のような工程（ｃ）の後に得られた溶けた充填層を再結晶させ、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程を含む。
好適には、上述の本発明の方法では、溶けた充填層を再結晶させる工程は、工程（ｃ）で得られた溶けた充填層を適当に冷却して、好適には室温（チャンバまたは雰囲気）まで冷却して行われる。
好適な形態では、単結晶のゲルマニウムまたはシリコン−ゲルマニウムは、エピタキシャル再結晶や再成長により形成されても良い。
図１は、本発明の方法の一つの形態により、シリコン酸化物／基板ＳＴＩタイプの絶縁領域／基板システム中に形成されたトレンチ中で、工程（ａ）から工程（ｅ）を行う一例の実験手順を示す。符号１は（パターニングされた）基板、２は少なくとも１つの活性領域、３は１つの絶縁領域、４は１つのトレンチ、５はゲルマニウムまたはシリコン−ゲルマニウムを含む１つの充填層、６は１つの溶けた充填層、７は１つの溶けた充填層の再結晶後に得られた単結晶のゲルマニウムまたはシリコン−ゲルマニウムを示す。
例示の方法は、シリコン酸化物／シリコンのＳＴＩタイプの絶縁領域／基板システムの形成（図１ａ）から始まり、（パターニングされた）ＳＴＩ基板は、分離領域３に囲まれ／隣り合う、半導体材料を含む少なくとも１つの活性領域２を含む。１００ｎｍより小さい幅を有するトレンチ４が活性領域２に形成され、隣り合う絶縁領域３がトレンチの側壁を形成し、半導体材料がトレンチ４の底に露出する。そのようなトレンチは、特徴的で好ましくは、好適にはトレンチの充填が行われるのと同じ反応／プロセスチャンバ中で、その場で形成される。活性領域がシリコンから形成され、分離領域がシリコン酸化物から形成されるこの具体例では、シリコンのエピタキシャルリアクタ中で、シリコン酸化物に対して選択的に、その場の気相ＨＣｌエッチングで、トレンチが形成される。
選択的に、しかし特徴的に、この方法は、基板を反応チャンバ中に導入する前に、基板の表面の洗浄工程を行い、基板の表面から自然酸化物を除去する工程を含む。洗浄工程は、好適には、基板を、例えば希釈したＨＦ溶液、好適には２％のＨＦ希釈溶液に浸漬する工程を含む。
洗浄工程に続いて、基板（即ち、半導体材料を含み、２つの絶縁領域に隣り合う少なくとも１つの活性領域を備えたパターニングされた基板）が、エピタキシャル装置（エピリアクタ）の反応チャンバ中に導入される。
選択的に、その場アニール工程が、基板に行われる。アニール工程は、キャリアガスを反応チャンバ中に導入して行われる。水素がキャリアガスとして用いられるのが好ましく、アニール工程は８００℃と１０００℃の間の温度で行われるのが好ましい。第１アニール工程中の反応チャンバ中の圧力は、好ましくは約１０Ｔｏｒｒである。トレンチのエッチング前に、その場アニール工程が行われ、更に自然酸化物および／または表面汚染物が除去される。
次に、アニール工程が終わった後に、活性領域で半導体材料のその場エッチングが行われ、これにより絶縁領域を側壁として有する半導体材料中にトレンチ４を形成する。シリコン／シリコン酸化物ＳＴＩ基板が用いられる特定の具体例では、トレンチ４はシリコン酸化物からなる側壁とシリコンからなる底を有する。エッチングガスは、ＨＣｌの気体、または他の塩素含有化合物である。特徴的には、エッチング工程は絶縁領域（例えば、シリコン酸化物）にはダメージを形成しない。
好適には、エッチング工程は、図１ｂに示すように、（トレンチの底で定義される）結果のトレンチの深さが、隣り合う絶縁領域（即ちシリコン酸化物）の低い位置により定義される深さより小さくなるように、トレンチ４に予め含まれた半導体材料が積極的にエッチングされて行われる。代わりに、トレンチ４の深さは、隣り合う絶縁領域の低い位置により定義される深さと、実質的に等しくても良い。
いくつかの場合、半導体材料（例えばシリコン）はトレンチ４の底に露出し、これはトレンチの底が使用される半導体材料からなることを付随的に意味する。
好適には、エッチング工程は、８００℃と９００℃との間に含まれる基板温度で行われる。反応チャンバ中の圧力は好適には、１０Ｔｏｒｒと４０Ｔｏｒｒの間に含まれる。好適には、エッチング工程中において、ＨＣｌ分圧は、０．０１Ｔｏｒｒと０．１Ｔｏｒｒの間に含まれ、好ましくは約０．０４Ｔｏｒｒである。
エッチング工程の後に、ウエハ／基板は、トレンチ４中への化学気相堆積によりゲルマニウムまたはシリコン−ゲルマニウムを選択的に堆積するために、好適には１またはそれ以上の前駆体に露出され、これにより、トレンチ中に、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層５を形成する。
（本発明の方法の工程（ｃ）に対応する）ＣＶＤは、約４５０℃より低い基板温度、好適には約４３０℃で行われる。典型的には、堆積／形成工程後に、トレンチは、ゲルマニウムまたはシリコン−ゲルマニウム材料で（実質的に）完全に充填される。
次に、ゲルマニウムまたはシリコン−ゲルマニウム材料で、トレンチ４が完全に充填された後に、レーザーアニール（スキャン速度７５ｍｍ／秒）を用いて充填層５を加熱する工程が行われる。レーザーアニールの温度は、充填層の所定の組成に依存して、Ｎ２雰囲気中で、８００℃、８５０℃、９００℃、または９５０℃のいずれかから選択される。本発明の方法で要求されるような、そのような温度は、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層を完全に溶かすのに十分であり、これにより溶融した充填層６を形成する。
特徴的に、レーザーアニールを行った後に、チャック温度を２５０℃にして、レーザーアニール中に一定に保たれる。
一旦、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が完全に溶けると、溶けた充填層６は再結晶して、トレンチ中に単結晶のゲルマニウムまたはシリコン−ゲルマニウム７を形成する。そのような再結晶（またはエピタキシャル再成長）は、一般には、Ｎ２雰囲気中で、レーザーアニール温度からチャック温度まで、更に室温までの温度降下中に生じる。
得られた単結晶ゲルマニウムまたはシリコン−ゲルマニウムに対して行われたＴＥＭ測定は、優秀な結晶品質を示し、付随的にゲルマニウム双晶欠陥の不存在を示す。
本発明にかかる方法では、得られたＳＴＩ（シャロートレンチ分離）プロセス技術を用いることができる。関連して、ＳＴＩ分離領域は、隣り合うデバイスの間に良好な電気的分離を提供するという追加の特徴を有する。
更に、半導体基板の上のゲルマニウムまたはシリコン−ゲルマニウム層のパターニングによりフィンを形成する代わりに、基板の予め決められたトレンチ中にゲルマニウムまたはシリコン−ゲルマニウムのフィンを形成する工程を含む方法は、狭い幅（即ち、１００ｎｍより狭い幅）のトレンチで起こることが知られている欠陥転位トラッピングメカニズムの追加の特徴を有し、より良い結晶材料を形成する。
本発明の方法は、特徴的に、１つのシリコンウエハ上に異なる材料（例えば、ゲルマニウムまたはシリコン−ゲルマニウム）を集積することを可能にする。
他の形態では、本発明は、半導体デバイスの製造のための、上述の方法の使用に関する。本発明の方法は、例えばＣＭＯＳデバイス、埋め込み量子井戸デバイス、ＭＵＧＦＥＴ（マルチゲートＦＥＴ）のような、公知の半導体材料の製造に使用できる。
しかしながら、本発明の方法は、電界効果トランジスタの製造、特にＦｉｎＦＥＴデバイスの製造に使用するのが好ましい。
更には、本発明の方法は、フィン構造の製造、特にＦｉｎＦＥＴデバイスの製造に使用するのが好ましい。
他の形態では、本発明は、上述の方法で得られたゲルマニウムまたはシリコンゲルマニウムのフィン構造を含むＦｉｎＦＥＴデバイスに関する。

Claims (15)

  1. 基板上に形成されたトレンチ中に単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する方法であって、
    （ａ）半導体材料を含み、２つの絶縁領域と隣り合う、少なくとも１つの活性領域を備えた、パターニングされた基板を提供する工程と、
    （ｂ）活性領域に、１００ｎｍより小さい幅を有するトレンチを形成し、これにより隣り合う絶縁領域がトレンチの側壁を形成し、半導体材料をトレンチの底に露出させる工程と、
    （ｃ）トレンチ中に、４５０℃より低い温度で、ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成し、トレンチを完全に充填する工程と、
    （ｄ）トレンチ中のゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を、ゲルマニウムまたはシリコン−ゲルマニウム含有充填層が完全に溶ける温度で加熱する工程と、
    （ｅ）工程（ｃ）で得られた溶けた充填層を再結晶化して、これにより単結晶のゲルマニウムまたはシリコン−ゲルマニウムをトレンチ中に形成する工程と、を含む方法。
  2. 少なくとも１つのトレンチが、８０ｎｍより狭い幅、好適には６０ｎｍより狭い幅、より好適には５０ｎｍより狭い幅、更に好適には３０ｎｍより狭い幅、最も好適には約２０ｎｍの幅を有する請求項１に記載の方法。
  3. ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層をトレンチ中に形成する工程は、１００℃と４５０℃の間、好適には３５０℃と４４５℃の間、より好適には４００℃と４４５℃の間、更に好適には４２０℃と４４０℃の間に含まれる温度で行われる請求項１または２に記載の方法。
  4. ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、選択エピタキシャル成長により行われる請求項１〜３のいずれかに記載の方法。
  5. ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を形成する工程は、化学気相堆積（ＣＶＤ）技術により行われる請求項１〜４のいずれかに記載の方法。
  6. ゲルマニウムを含む充填層を加熱する工程は、８５０℃と９５０℃の間、好適には９００℃と９５０℃の間、より好適には９２０℃と９４０℃の間に含まれる温度で、好適には不活性雰囲気中で行われる請求項１〜５のいずれかに記載の方法。
  7. シリコン−ゲルマニウムを含む充填層を加熱する工程は、８５０℃と１５００℃の間の温度で、好適には不活性雰囲気中で行われる請求項１〜５のいずれかに記載の方法。
  8. ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程の時間は、５００ミリ秒より短い間、好適には１ナノ秒と１００ミリ秒との間、より好適には２０ナノ秒と１００ミリ秒との間である請求項１〜７のいずれかに記載の方法。
  9. ゲルマニウムまたはシリコン−ゲルマニウムを含む充填層を加熱する工程は、レーザーアニールまたはフラッシュアニール技術を用いて行われ、好適にはレーザーアニールを用いて行われる請求項１〜８のいずれかに記載の方法。
  10. 工程（ｄ）で得られた溶融された充填層を再結晶させる工程は、溶融した充填層を適当に冷却して行われる請求項１〜９のいずれかに記載の方法。
  11. 工程（ｄ）で得られた溶融された充填層を再結晶させる工程は、エピタキシャル（再）成長により行われる請求項１〜１０のいずれかに記載の方法。
  12. 基板は、好適にはシリコンを含む半導体材料を含む請求項１〜１１のいずれかに記載の方法。
  13. 絶縁領域は、絶縁層が好適にはシリコン酸化物（ＳｉＯ２）を含むシャロートレンチ分離（ＳＴＩ）の形態である請求項１〜１２のいずれかに記載の方法。
  14. 半導体デバイス、好適には電界効果トランジスタ、より好適にはＦｉｎＦＥＴの製造のための、請求項１〜１３のいずれかに記載の方法の使用。
  15. 請求項１〜１３のいずれかに記載の方法により得られたゲルマニウムまたはシリコンゲルマニウムのフィン構造を含むＦｉｎＦＥＴデバイス。
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