WO2012094857A1

WO2012094857A1 - 半导体器件及其制作方法

Info

Publication number: WO2012094857A1
Application number: PCT/CN2011/073296
Authority: WO
Inventors: 骆志炯; 朱慧珑; 尹海洲
Original assignee: 中国科学院微电子研究所
Priority date: 2011-01-12
Filing date: 2011-04-26
Publication date: 2012-07-19
Also published as: CN102592966B; CN102592966A

Description

半导体器件及其制作方法

本申请要求了 2011年 1月 12日提交的、申请号为 201110005924.7、发明名称为 "半导体器件及其制作方法"的中国专利申请的优先权，其全部内容通过引用结合在本申请中。技术领域

本发明涉及半导体领域，具体地，涉及一种包括异质外延结构的半导体器件及其制作方法。背景技术

一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅

( Si) 衬底上外延生长锗（Ge)、 III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在 Si 衬底上淀积具有高载流子迁移率的 Ge 用作沟道区材料，可以形成高性能 Ge 沟道金属氧化物半导体场效应晶体管 (MOSFET)。此外，在 Si衬底上淀积例如 III-V族化合物半导体等材料有助于将光电子器件与 Si互补金属氧化物半导体（CMOS) 工艺相集成。

但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在 Si上直接外延生长超过数个纳米（nm) 的 Ge时，由于两者之间具有 4.2%的晶格失配，从而导致出现 10⁸-10⁹/cm²密度的位错。这种缺陷对于生成的晶体并因此对于最终得到的器件有着不利的影响。

当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和高宽比捕获（Aspect Ratio Trapping, ART) 等技术。图 1中示出了通过 ART来减少缺陷的示意图。如图 1所示，在 Si衬底 100上设有介质材料 (如 Si0₂) 110, 介质材料 110在彼此之间限定了具有较大高宽比（AR) 的开口。随后，在 Si衬底 100上外延生长例如 Ge层 120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料 110所限定的开口尺寸相对较小，从而通常所生长的 Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷 130如图 1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料 110，防止了缺陷继续向上延伸。

根据图 1可以看出，介质材料 110需要一定的高度，以便有效终止缺陷。在此，提供了一种方案来进一步有效终止缺陷。发明内容

本发明的目的在于提供一种半导体器件及其制作方法，以便更为有效地减少异质外延时导致的缺陷。

根据本发明的一个方面，提供了一种制作半导体器件的方法，包括：提供第一半导体层；在第一半导体层中形成沟槽，该沟槽的侧壁的至少底部一部分向沟槽外侧倾斜；在沟槽中填充电介质材料；减薄第一半导体层，使得第一半导体层相对于电介质材料凹入；以及在第一半导体层上外延生长第二半导体层，其中第一半导体层的材料与第二半导体层的材料不同。

通过使电介质材料的侧壁的（至少）一部分向外侧倾斜，可以在异质外延生长第二半导体层的过程中，更为有效地抑制外延生长所导致的缺陷，从而有助于提高最终得到的器件性能。

优选地，电介质材料同时可以作为构成浅沟槽隔离的基础。于是，根据本发明的工艺可以与常规 CMOS工艺相兼容。

优选地，在第一半导体层中形成沟槽的步骤可以包括：通过各向异性刻蚀，在第一半导体层中形成开口；以及通过开口进行各向同性刻蚀，使开口形成为所述沟槽。这种各向异性刻蚀例如可以包括干法刻蚀如反应离子刻蚀（RIE)，这种各向同性刻蚀例如可以包括湿法刻蚀如使用 KOH或 TMAH进行刻蚀。

优选地，使沟槽的侧壁的整体向沟槽外侧倾斜，所述侧壁与第一半导体层表面之间的夹角小于或等于 80°。

优选地，第一半导体层表面可以为（100) 晶面。这样，在进行各向同性刻蚀后，可以得到纵切面为六边形的沟槽。

优选地，第一半导体层的材料包括 Si，第二半导体层的材料包括 Ge或 III-V族化合物半导体。

根据本发明的另一方面，提供了一种半导体器件，包括：第一半导体层；在第一半导体层上设置的电介质材料，该电介质材料相对于第一半导体层表面凸出，且所述电介质材料的侧壁的至少底部一部分向其外侧倾斜；以及在第一半导体层上的第二半导体层，其中第一半导体层的材料与第二半导体层的材料不同。

优选地，所述电介质材料构成浅沟槽隔离。

优选地，电介质材料的侧壁的整体向其外侧倾斜，所述侧壁与第一半导体层表面之间的夹角小于或等于 80°。优选地，第一半导体层的材料包括 Si，第二半导体层的材料包括 Ge或 III-V族化合物半导体。

根据本发明的半导体器件同样可以实现上述根据本发明的方法所能实现的特征和优点。附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图 1出了根据现有技术的异质外延生长方法的示意图；

图 2〜8 示出了根据本发明实施例制作半导体器件流程中各阶段得到的结构的示意截面图；以及

图 9示出了本发明的示意概念图。具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域 /层。

如图 2所示，提供半导体衬底 200 (可为第一半导体层），该半导体衬底 200可以包括第一半导体材料如 Si或 Ge等。以下以 Si衬底为例来对本发明进行描述，但是并不意味着本发明仅限于此。在其他实施例中，第一半导体材料（如第一半导体层）还可以为绝缘体上硅（SOI)或绝缘体上硅锗，也可以是形成于半导体衬底 200上的任意半导体材料，如 SiC等，还可以是形成于其他基板（如玻璃）上的任意半导体材料，甚至可以是 III- V族化合物半导体（如 GaAs、 InP等）或 II-VI族化合物半导体（如 ZnSe、 ZnS ) 等。

在半导体衬底 200上形成有氧化物层 210 (例如，氧化硅）和氮化物层 220 (氮化硅）。这两层用来在随后的流程中用作硬掩膜。

随后，如图 3所示，在硬掩膜（包括氧化物层 210和氮化物层 220 ) 中开口，并以此为基础，对半导体衬底 200进行各向异性刻蚀，以在其中形成开口 230。例如，可以通过干法刻蚀如 RIE来形成开口 230。这里，为了与 CMOS工艺相兼容，优选地这种开口 230可以对应于用于浅沟槽隔离（STI) 的沟槽。

随后，如图 4所示，例如使用 KOH或者 TMAH,继续对开口 230进行各向同性刻蚀，从而使得开口 230侧壁底部的一部分向开口 230外侧倾斜。这种倾斜例如是由于刻蚀剂沿不同晶向的刻蚀速率差造成的。例如，在衬底表面为（100) 晶面的情况下，使用 KOH或 TMAH等刻蚀剂进行湿法刻蚀，可以形成图 4所示的纵切面为六边形的槽。

之后，如图 5所示，在开口 230中填充电介质材料 240。例如，如果该开口 230同时用作 STI的沟槽，则填充的电介质材料可作为最终形成 STI的基础，例如是氧化硅。在经历后续各操作后，直至形成第二半导体层并平坦化所述第二半导体层以暴露所述电介质材料后，残留的所述电介质材料可作为 STL

在此需要指出的是，这种在半导体衬底中形成开口（沟槽），并在其中填充电介质材料的处理本身在本领域中是公知的。本领域普通技术人员可以设计多种方式来进行该处理。本发明的重要特征在于所形成的开口（沟槽）的形状，具体地，该开口（沟槽）侧壁底部的一部分向着开口（沟槽）的外侧倾斜，而并非垂直于半导体衬底的表面。

随后，如图 6所示，例如通过平坦化处理如化学机械抛光（CMP)，去除硬掩膜（包括氧化物层 210和氮化物层 220)。同时，电介质材料 240位于硬掩膜层中的部分也被去除，从而得到最终将用来终止外延生长过程中缺陷的电介质材料 240' (同时也可以作为 STI)。

接着，如图 7所示，例如通过刻蚀如反应离子刻蚀（RIE)，来进一步减薄半导体衬底 200, 使得得到的半导体衬底 200'相对于电介质材料 240"下凹（此时，电介质材料 240"相对于电介质材料 240'进一步下凹，因为在减薄半导体衬底 200的过程中，即使选择相对电介质材料 240'而言对半导体衬底 200刻蚀选择比更高的刻蚀剂，电介质材料 240'也会被去除部分高度，而形成电介质材料 240" )。最后，如图 8所示，在半导体衬底 200'上外延生长与第一半导体材料不同的第二半导体材料 250如 Ge (第二半导体层）。当然，第二半导体材料也不限于 Ge，也可以是 IV 族化合物半导体（如 SiGe、 SiC等）， III-V族化合物半导体（如 GaAs、 InP等）或 II-VI 族化合物半导体（如 ZnSe、 ZnS ) 等。一般而言，第二半导体材料与第一半导体材料之间存在晶格失配。

第二半导体材料可以通过各种方式来外延生长，例如金属有机物化学气相沉积 (MOCVD)、低压化学气相沉积（LPCVD)、分子束外延（MBE)、原子层沉积（ALD) 等。外延生长的工艺本身是已知的，在此不再赘述。

如同 ART技术中一样，在电介质材料 240"限定的空间之内进行异质外延，会使得外延过程中出现的缺陷 260如位错等沿倾斜方向向上延伸，并最终终止于电介质材料 240"的侧壁。由于电介质材料 240"的侧壁底部一部分如上所述倾斜，从而缺陷能够更快的终止。

图 9中示出了竖直侧壁与倾斜侧壁情况下缺陷终止的示意图。如图 9所示，在半导体衬底 300上，当电介质材料侧壁 310'垂直于衬底表面时缺陷 320终止的位置要高于当电介质材料侧壁 310相对于衬底表面倾斜时缺陷 320终止的位置。

因此，根据本发明的实施例，可以更快地终止缺陷，从而可以进一步降低所生长的外延层中的缺陷。

尽管在以上实施例中描述了在半导体衬底中形成沟槽并通过向沟槽中进行填充来形成这种电介质材料，但是也可以通过其他方法来形成这种电介质材料。而且，尽管图中示出了电介质材料的侧壁形成为中间相对于上下两侧突出的形状，但是其他形状也是可以的。例如，电介质材料的整个侧壁都向外侧倾斜，此时，所述侧壁与衬底 (第一半导体层）表面之间的夹角例如小于或等于 80°。

本发明还提供了一种半导体器件，包括：第一半导体层；在所述第一半导体层上设置的电介质材料，该电介质材料相对于所述第一半导体层表面凸出，且所述电介质材料的侧壁的至少底部一部分向其外侧倾斜；以及，在所述第一半导体层上的第二半导体层，其中所述第一半导体层的材料与所述第二半导体层的材料不同。

优选地，所述电介质材料构成浅沟槽隔离。

优选地，所述电介质材料的侧壁的整体向其外侧倾斜时，所述侧壁与水平面之间的夹角小于或等于 80°。

优选地，所述第一半导体层的材料包括 Si, 所述第二半导体层的材料包括 Ge或 III-V族化合物半导体。

其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims

权利要求

1 . 一种制作半导体器件的方法，包括：

提供第一半导体层；

在所述第一半导体层中形成沟槽，该沟槽的侧壁的至少底部一部分向沟槽外侧倾斜；

在沟槽中填充电介质材料；

减薄所述第一半导体层，使得所述第一半导体层相对于所述电介质材料凹入；以及

在所述第一半导体层上外延生长第二半导体层，其中所述第一半导体层的材料与所述第二半导体层的材料不同。

2. 如权利要求 1所述的方法，其中，以所述电介质材料为基础构成浅沟槽隔离。

3. 如权利要求 1 所述的方法，其中，在所述第一半导体层中形成沟槽，该沟槽的侧壁的至少底部一部分向沟槽外侧倾斜的步骤包括：

通过各向异性刻蚀，在所述第一半导体层中形成开口；以及

通过幵口进行各向同性刻蚀，以形成沟槽。

4. 如权利要求 1所述的方法，其中，在所述第一半导体层中形成沟槽的步骤中，使所述沟槽的侧壁整体向沟槽外侧倾斜，所述侧壁与第一半导体层表面之间的夹角小于或等于 80°。

5. 如权利要求 1所述的方法，其中，所述第一半导体层表面为（100) 晶面。

6. 如权利要求 1所述的方法，其中，所述第一半导体层的材料包括 Si，所述第二半导体层的材料包括 Ge或 III-V族化合物半导体。

7. 一种半导体器件，包括：

第一半导体层；

在所述第一半导体层上设置的电介质材料，该电介质材料相对于所述第一半导体层表面凸出，且所述电介质材料的侧壁的至少底部一部分向其外侧倾斜；以及

在所述第一半导体层上的第二半导体层，其中所述第一半导体层的材料与所述第二半导体层的材料不同。

8. 如权利要求 7所述的半导体器件，其中，所述电介质材料构成浅沟槽隔离。

9. 如权利要求 7所述的半导体器件，其中，所述电介质材料的侧壁的整体向其外侧倾斜，所述侧壁与第一半导体层表面之间的夹角小于或等于 80°。

10. 如权利要求 7所述的半导体器件，其中，所述第一半导体层的材料包括 Si，所述第二半导体层的材料包括 Ge或 III-V族化合物半导体。