CN106374745B - 基于电压交调抑制的单电感双路输出dc-dc升压变换器 - Google Patents

基于电压交调抑制的单电感双路输出dc-dc升压变换器 Download PDF

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Abstract

本发明涉及一种基于电压交调抑制的单电感双路输出DC‑DC升压变换器。该变换器包括：输入端(Vin)、功率级电路、系统控制电路、逻辑与驱动电路以及第一输出端(Vout1)、第二输出端(Vout2)；所述系统控制电路包括第一控制环路及第二控制环路，所述第一控制环路包括第一动态补偿单元、斜波发生器以及第一比较器，所述第二控制环路包括第二补偿单元、电流检测电路，斜波补偿电路以及第二比较器；其中，所述变换器(10)还包括第一前馈检测电路、第二前馈检测电路及逻辑控制电路。本发明实施例，采用前馈技术间接检测两路输出负载的变化，通过逻辑控制电路控制第一动态补偿单元动态调节系统反馈环路，从而使得双路输出交调现象得到极大的抑制。

Description

基于电压交调抑制的单电感双路输出DC-DC升压变换器
技术领域
本发明属于集成电路技术领域，具体涉及一种基于电压交调抑制的单电感双路输出DC-DC升压变换器。
背景技术
单电感多路输出直流-直流变换器是近几年关于直流-直流变换器研究的热点方向之一，其控制方式主要分为两大类：分时复用和有序功率分配。其中采用有序功率分配控制方式的变换器具有转换效率高和输出负载能力强的优势，但同时，其具有输出电压交调效应严重的缺点。交调效应指的是当变换器其中一路负载发生突变而导致这一路输出电压发生扰动的同时变换器其它输出支路同时发生扰动这一现象。
请参见图1，图1为现有技术的一种单电感双路输出升压DC-DC变换器的电路结构示意图。该变换器包括功率级电路、系统控制电路以及逻辑与驱动电路。功率级电路主要由片外电感L、第一片外滤波电容C1、第二片外滤波电容C2以及第一片内集成功率管M1、第二片内集成功率管M2、第三片内集成功率管M3组成，系统控制电路主要由两个控制环路组成，其中第一控制环路主要由第一动态补偿单元、斜波发生器以及第一比较器组成，控制方式与传统的电压控制模式类似；第二控制环路主要由第二补偿单元、电流检测电路，斜波补偿电路以及第二比较器组成，控制方式与传统的峰值电流控制模式类似；逻辑与驱动电路将系统控制电路产生的控制信号转换为驱动功率管开关的控制信号，其中第一控制环路控制M2以及M3的导通和关断，第二控制环路控制M1的导通和关断。当系统稳定时，变换器输出稳定的直流电压Vout1和Vout2。
由于采用有序功率分配的单电感双路输出变换器从控制模式上属于双输入双输出控制，因此当一路输入量一路输出电压变化时必定会引起两路控制的占空比同时发生变化，最终导致另一路输出电压同时发生变化，在实际应用中这会导致变换器所接的后级系统和系统之间发生串扰而极大地限制变换器的使用场合。所以，优化此类变换器的交调效应对于提升变换器性能而言尤为重要。
发明内容
为了解决现有技术中存在的上述问题，采用有序功率分配的单电感双路输出变换器具有输出电压交调效应严重的缺点，在实际应用中这会导致变换器所接的后级系统和系统之间发生串扰而极大地限制变换器的使用场合。为了优化单电感双路输出直流-直流变换器使用性能，本发明针对输出电压交调效应做出改进，提出一种单电感双路输出直流-直流升压变换器。
本发明的一个实施例提供了一种单电感双路输出DC-DC升压变换器10，包括：输入端Vin、功率级电路、系统控制电路、逻辑与驱动电路以及第一输出端Vout1、第二输出端Vout2；所述系统控制电路包括第一控制环路及第二控制环路，所述第一控制环路包括第一动态补偿单元、斜波发生器以及第一比较器，所述第二控制环路包括第二补偿单元、电流检测电路，斜波补偿电路以及第二比较器；其中，
所述变换器10还包括第一前馈检测电路、第二前馈检测电路及逻辑控制电路；所述第一前馈检测电路的输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点A处且输出端电连接至所述逻辑控制电路，以用于检测所述第一动态补偿单元输出的第一补偿电压并生成第一前馈控制电压VO1发送至所述逻辑控制电路；所述第二前馈检测电路的输入端电连接至所述第二补偿单元与所述第二比较器串接形成的节点B处且输出端电连接至所述逻辑控制电路，以用于检测所述第二补偿单元输出的第二补偿电压并生成第二前馈控制电压VO2及第三前馈控制电压VO3发送至所述逻辑控制电路；所述逻辑控制电路的两路输出端分别电连接至所述第一动态补偿单元中的第一误差放大器的正负输入端处，以用于根据接收到的所述第一前馈控制电压VO1、所述第二前馈控制电压VO2及所述第三前馈控制电压VO3形成第一输出控制信号VC1及第二输出控制信号VC2以控制所述第一动态补偿单元进行电压交调抑制处理。
在本发明的一个实施例中，所述第一前馈检测电路包括缓冲器、第一电容C1、第二电容C2、第一开关S1、第二开关S2、第三开关S3及失调校准比较器；其中，
所述缓冲器的正向输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点A处，其负向输入端电连接至其输出端且其输出端电连接至所述失调校准比较器的正向输入端；
所述第二开关S2与所述第三开关S3串接后与所述第一开关S1并接于所述失调校准比较器的负向输入端与所述缓冲器的输出端之间；
所述第一电容C1一端电连接至所述缓冲器的输出端且另一端电连接至接地端，所述第二电容C2一端电连接至所述第二开关S2与所述第三开关S3串接形成的节点C处且另一端电连接至接地端；
所述失调校准比较器的输出端电连接至所述逻辑控制电路并输出所述第一前馈控制电压VO1。
在本发明的一个实施例中，所述失调校准比较器包括第一负压开关MP1、第二负压开关MP2、第三负压开关MP3、第四负压开关MP4、第一正压开关MN1、第二正压开关MN2、第三正压开关MN3、第三电容C3、第一反相器INV 1、第二反相器INV 2及第一偏置电流源Ibias1；其中，
所述第一负压开关MP1及所述第一偏置电流源Ibias 1依次串接于电压源VDD与接地端GND之间，所述第一负压开关MP1的控制端分别电连接至所述第二负向开关管MP2的控制端及所述第一负压开关MP1与所述第一偏置电流源Ibias 1串接形成的节点D处；
所述第二负压开关MP2、所述第三负压开关MP3及所述第一正压开关MN1依次串接于电压源VDD与接地端GND之间，所述第三负压开关MP3的控制端输入第一输入电压V1，所述第一正压开关MN1的控制端电连接至所述第三负压开关MP3与所述第一正压开关MN1串接形成的节点F处；
所述第四负压开关MP4及所述第二正压开关MN2依次串接于所述第二负压开关MP2与所述第三负压开关MP3串接形成的节点E处和接地端GND之间，所述第四负压开关MP4的控制端输入第二输入电压V2；
所述第一反向器INV 1的输入端电连接至所述第四负压开关MP4与所述第二正压开关MN2串接形成的节点G处且其输出端电连接至所述第二反向器INV 2的输入端，所述第二反向器INV 2的输出端输出所述第一前馈控制电压VO1；
所述第三正压开关MN3及所述第三电容C3依次串接于所述第四负压开关MP4与所述第二正压开关MN2串接形成的节点H处和接地端GND之间，且所述第二正压开关MN2的控制端电连接至所述第三正压开关MN3与所述第三电容C3串接形成的节点I处，所述第三正压开关NM3的控制端输入控制电压VC。
在本发明的一个实施例中，所述第二前馈检测电路包括低通滤波器、差分放大器、第三比较器、第四比较器、第三电容C3、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12及第十三开关S13；其中，
所述低通滤波器输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点A处且输出端与所述第五电容C5依次串接至所述差分放大器的负向输入端；
所述第四开关S4、所述第四电容C4依次串接于所述低通滤波器与所述差分放大器的正向输入端之间；
所述第五开关S5与所述第六电容C6并接于所述差分放大器的正向输入端与负向输出端之间；所述第六开关S6与所述第七电容C7并接于所述差分放大器的负向输入端与正向输出端之间；
所述差分放大器的正向输出端与所述第七开关S7依次串接至所述第三比较器的正向输入端且与所述第八开关S8依次串接至所述第四比较器的负向输入端；所述差分放大器的正向输出端与所述第九开关S9依次分别串接至所述第四比较器的负向输入端及所述第三比较器的正向输入端；
所述第十开关S10、所述第十一开关S11的一端分别电连接至第一基准电压Vref1及第二基准电压Vref2且另一端均电连接至所述第八电容C8的同一端，所述第八电容C8的另一端电连接至所述第七开关S7与所述第三比较器的正向输入端串接形成的节点J处；
所述第十二开关S12、所述第十三开关S13的一端分别电连接至第二基准电压Vref2及第一基准电压Vref1且另一端均电连接至所述第九电容C9的同一端，所述第九电容C9的另一端电连接至所述第八开关S8与所述第四比较器的负向输入端串接形成的节点K处；
所述第三比较器及所述第四比较器的输出端均电连接至所述逻辑控制电路并分别输出第二前馈控制电压VO2及第三前馈控制电压VO3。
在本发明的一个实施例中，所述逻辑控制电路包括第一D触发器D Flip 1、第二D触发器D Flip 2、第三D触发器D Flip 3、第一与门AND 1、第二与门AND 2、第三与门AND 3、第四与门AND 4、第五与门AND 5、第六与门AND 6、第七与门AND 7、第一或门OR 1、第二或门OR 2、第三或门OR 3、第四或门OR 4、第一或非门NOR 1、第三反相器INV 3、第一RS触发器RSFlip 1、第二RS触发器RS Flip 2及保持/恢复逻辑模块；其中，
所述第一D触发器D Flip 1的D端电连接所述第一前馈检测电路的输出端且其Clk端输入时钟信号Clk，其Q端分别电连接至所述第一与门AND 1的第一输入端及所述第四与门AND 4的第一输入端且其端分别电连接至所述第二与门AND 2的第一输入端及所述第三与门AND 3的第一输入端；
所述第二D触发器D Flip 2的D端电连接所述第二前馈检测电路的输出端且其Clk端输入时钟信号Clk，其Q端分别电连接至所述第一与门AND 1的第二输入端及所述第三与门AND 3的第二输入端；
所述第三D触发器D Flip 3的D端电连接所述第二前馈检测电路的输出端且其Clk端输入时钟信号Clk，其Q端分别电连接至所述第二与门AND 2的第二输入端及所述第四与门AND 4的第二输入端；
所述第一与门AND 1与所述第二与门AND 2的输入端分别电连接至所述第一或门OR 1的两个输入端，所述第三与门AND 3与所述第四与门AND 4的输入端分别电连接至所述第二或门OR 2的两个输入端；
所述第一或门OR 1的输出端电连接至所述第五与门AND 5的第一输入端，所述第二或门OR 2的输出端电连接至所述第六与门AND 6的第二输入端，且所述第五与门AND 5的输出端分别电连接至所述第一RS触发器RS Flip 1的R端及所述保持/恢复逻辑模块的第一输入端，所述第六与门AND 6的输出端分别电连接至所述第二RS触发器RS Flip 2的R端及所述保持/恢复逻辑模块的第二输入端；
所述保持/恢复逻辑模块的一个输出端分别电连接至所述第一RS触发器RS Flip1的S端及所述第二RS触发器RS Flip 2的S端以向所述第一RS触发器RS Flip 1及所述第二RS触发器RS Flip 2输入第一控制信号，另一个输出端电连接至所述第一或非门NOR 1的第二输入端以向所述第一或非门NOR 1输入第二控制信号；所述第一或非门NOR 1的第一输入端输入启动信号且其输出端分别电连接至所述第五与门AND 5的第二输入端及所述第六与门AND 6的第一输入端；
所述第一RS触发器RS Flip 1的Q端电连接至所述第三反相器INV 3的输入端，且第三反相器INV 3的输出端分别电连接至所述第七与门AND 7的第一输入端及所述第四或门OR 4的第二输入端；所述第二RS触发器RS Flip 2的Q端电连接至所述第三或门OR 3的第一输入端，且所述第三或门OR 3的第二输入端输入启动信号且输出端分别电连接至所述第七与门AND 7的第二输入端及所述第四或门OR 4的第一输入端；
所述第七与门AND 7的输出端电连接至所述第一动态补偿单元的第二控制开关K2以控制所述第一误差放大器的负输入端的导通与关断，所述第四或门OR 4的输出端电连接至所述第一动态补偿单元的第一控制开关K1以控制所述第一误差放大器的正输入端的导通与关断。
在本发明的一个实施例中，所述保持/恢复逻辑模块包括：第四D触发器D Flip 4、第五D触发器D Flip 5、第六D触发器D Flip 6、第七D触发器D Flip 7、第八D触发器D Flip8、第九D触发器D Flip 9、第十D触发器D Flip 10、第十一D触发器D Flip 11、第五或门OR5、第六或门OR 6、第三RS触发器RS Flip 3、第四RS触发器RS Flip 4、第四反相器INV 4；其中，
所述第五或门OR 5的两个输入端分别电连接所述第五与门AND 5的输出端及所述第六与门AND 6的输出端以接收第一逻辑输入信号及第二逻辑输入信号且其输出端电连接至所述第三RS触发器RS Flip 3的R端；所述第六或门OR 6的一个输入端输入启动信号，另一个输入端电连接所述第十D触发器D Flip 10的Q端且其输出端电连接至所述第三RS触发器RS Flip 3的S端；
所述第三RS触发器RS Flip 3的Q端分别电连接所述第四反相器INV 4的输入端及所述第四RS触发器RS Flip 4的R端；所述第四反相器INV 4的输出端分别电连接至所述第四RS触发器RS Flip 4的S端、所述第十一D触发器D Flip 11的Set端及所述第十D触发器DFlip 10的Set端；所述第四RS触发器RS Flip 4的Q端分别电连接至所述第四D触发器DFlip 4的Set端、所述第五D触发器D Flip 5的Set端、所述第六D触发器D Flip 6的Set端、所述第七D触发器D Flip 7的Set端、所述第八D触发器D Flip 8的Set端及所述第九D触发器D Flip 9的Set端；
所述第四D触发器D Flip 4的Clk端输入时钟信号Clk，其端电连接至其D端，其Q端电连接至所述第五D触发器D Flip 5的Clk端；所述第五D触发器D Flip 5的端电连接至其D端且其Q端电连接至所述第六D触发器D Flip 6的Clk端；所述第六D触发器D Flip 6的端电连接至其D端且其Q端电连接至所述第七D触发器D Flip 7的Clk端；所述第七D触发器D Flip 7的端电连接至其D端且其Q端电连接至所述第八D触发器D Flip 8的Clk端；所述第八D触发器D Flip 8的端分别电连接至其D端及所述第十一D触发器D Flip 11的Clk端且其Q端电连接至所述第九D触发器D Flip 9的Clk端；所述第九D触发器D Flip 9的端分别电连接至其D端及所述第十D触发器D Flip 10的Clk端且其Q端输出所述第一控制信号；所述第十D触发器D Flip 10的端电连接至其D端；所述第十一D触发器D Flip 11的端电连接至其D端且其Q端输出所述第二控制信号。
在本发明的一个实施例中，所述第一动态补偿单元包括第五负压开关MP5、第六负压开关MP6、第七负压开关MP7、第八负压开关MP8、第四正压开关MN4、第五正压开关MN5、第六正压开关MN6、第七正压开关MN7、第八正压开关MN8、第九正压开关MN9、第十正压开关MN10、第十一正压开关MN11、第十二正压开关MN12、第十三正压开关MN13、第十四正压开关MN14、第十五正压开关MN15、第十六正压开关MN16、第十七正压开关MN17、第十八正压开关MN18、第一电阻R1、第十电容C10、第十一电容C11及第二偏置电流源Ibias 2；
其中，所述第五负压开关MP5、所述第七负压开关MP7及所述第四正压开关MN4依次串接于电压源VDD与接地端GND之间；所述第六负压开关MP6、所述第八负压开关MP8及所述第五正压开关MN5依次串接于电压源VDD与接地端GND之间；所述第五负压开关MP5的控制端及所述第六负压开关MP6的控制端均输入第一偏置电压VB1，所述第七负压开关MP7的控制端及所述第八负压开关MP8的控制端均输入第二偏置电压VB2，所述第四正压开关MN4的控制端及所述第五正压开关MN5的控制端均电连接至所述第八负压开关MP8与所述第五正压开关MN5串接形成的节点处；
所述第一电阻R1与所述第十电容C10串接后并接于所述第四正压开关MN4的两端，且所述第十一电容C11并接于所述第四正压开关MN4的两端，且所述第一补偿电压的输出端电连接至所述第七负压开关MP7与所述第四正压开关MN4串接形成的节点处；
所述第六正压开关MN6及所述第十四正压开关MN14、所述第八正压开关MN8及所述第十七正压开关MN17均依次串接于所述第五负压开关MP5与所述第七负压开关MP7串接形成的节点处和接地端GND之间；所述第六正压开关MN6的控制端输入第一反馈电压VFB1，所述第八正压开关MN8的控制端输入第二反馈电压VFB2；所述第七正压开关MN7两端分别电连接至所述第六负压开关MP6与所述第八负压开关MP8串接形成的节点处和所述第六正压开关MN6与所述第十四正压开关MN14串接形成的节点处之间且其控制端输入基准电压VREF，所述第九正压开关MN9两端分别电连接至所述第六负压开关MP6与所述第八负压开关MP8串接形成的节点处和所述第八正压开关MN8与所述第十七正压开关MN17串接形成的节点处之间且其控制端输入基准电压VREF；
所述第十正压开关MN10及所述第十五正压开关MN15、所述第十二正压开关MN12及所述第十六正压开关MN16均依次串接于所述第六正压开关MN6与所述第十四正压开关MN14串接形成的节点处和接地端GND之间；所述第十正压开关MN10的控制端输入第一输出控制电压VC1，所述第十二正压开关MN12的控制端输入第二输出控制电压VC2；所述第十一正压开关MN11两端分别电连接至所述第八正压开关MN8与所述第十七正压开关MN17串接形成的节点处和所述第十正压开关MN10与所述第十五正压开关MN15串接形成的节点处之间且其控制端输入第一反相输出控制信号所述第十三正压开关MN13两端分别电连接至所述第八正压开关MN8与所述第十七正压开关MN17串接形成的节点处和所述第十二正压开关MN12与所述第十六正压开关MN16串接形成的节点处之间且其控制端输入第二反相输出控制信号
所述第二偏置电流源Ibias 2及所述第十八正压开关MN18依次串接于电压源VDD与接地端GND之间，且所述第十四正压开关MN14、所述第十五正压开关MN15、所述第十六正压开关MN16、所述第十七正压开关MN17及所述第十八正压开关MN18的控制端均电连接至所述第二偏置电流源Ibias 2与所述第十八正压开关MN18串接形成的节点处。
在本发明的一个实施例中，所述正压开关为NMOS晶体管，所述负压开关为PMOS晶体管，且所述正压开关的控制端及所述负压开关的控制端分别为NMOS晶体管的栅极和PMOS晶体管的栅极。
本发明实施例，采用前馈技术间接检测两路输出的负载变化，逻辑控制模块控制第一动态补偿单元动态调节系统反馈环路，从而使得双路输出交调现象得到抑制。
附图说明
图1为现有技术的一种单电感双路输出升压DC-DC变换器的电路结构示意图；
图2为本发明实施例提供的一种基于电压交调抑制的单电感双路输出DC-DC升压变换器的电路结构示意图；
图3为本发明实施例提供的一种第一前馈检测电路的电路结构示意图；
图4为本发明实施例提供的一种失调校准比较器的电路结构示意图；
图5为本发明实施例提供的一种第二前馈检测电路的电路结构示意图；
图6为本发明实施例提供的一种逻辑控制电路的电路结构示意图；
图7为本发明实施例提供的一种保持/恢复逻辑模块的电路结构示意图；
图8为本发明实施例提供的一种第一动态补偿单元的电路结构示意图；
图9为本发明实施例提供的一种第一前馈检测电路输出的波形示意图；
图10为本发明实施例提供的一种第二前馈检测电路输出的波形示意图；
图11a为现有技术的一种单电感双路输出升压DC-DC变换器输出电压的示意图；
图11b为本发明实施例提供的基于电压交调抑制的单电感双路输出DC-DC升压变换器输出电压的示意图。
具体实施方式
本发明针对单电感双路输出电压交调问题，提出一种应用于单电感双路输出直流-直流升压变换器的输出电压交调抑制技术及方法。采用前馈技术间接检测输出两路输出负载变化，逻辑控制电路控制第一动态补偿单元动态调节系统反馈环路，从而使得双路输出交调现象得到抑制。下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图2，图2为本发明实施例提供的一种基于电压交调抑制的单电感双路输出DC-DC升压变换器的电路结构示意图。该变换器10包括：输入端Vin、功率级电路、系统控制电路、逻辑与驱动电路以及第一输出端Vout1、第二输出端Vout2；所述系统控制电路包括第一控制环路及第二控制环路，所述第一控制环路包括第一动态补偿单元、斜波发生器以及第一比较器，所述第二控制环路包括第二补偿单元、电流检测电路，斜波补偿电路以及第二比较器；其中，
所述变换器10还包括第一前馈检测电路、第二前馈检测电路及逻辑控制电路；所述第一前馈检测电路的输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点A处且输出端电连接至所述逻辑控制电路，以用于检测所述第一动态补偿单元输出的第一补偿电压并生成第一前馈控制电压VO1发送至所述逻辑控制电路；所述第二前馈检测电路的输入端电连接至所述第二补偿单元与所述第二比较器串接形成的节点B处且输出端电连接至所述逻辑控制电路，以用于检测所述第二补偿单元输出的第二补偿电压并生成第二前馈控制电压VO2及第三前馈控制电压VO3发送至所述逻辑控制电路；所述逻辑控制电路的两路输出端分别电连接至所述第一动态补偿单元中的第一误差放大器的正负输入端处，以用于根据接收到的所述第一前馈控制电压、所述第二前馈控制电压及所述第三前馈控制电压形成第一输出控制信号VC1及第二输出控制信号VC2以控制所述第一误差放大器的正负输入端的导通与关断。
具体地，请参见图3，图3为本发明实施例提供的一种第一前馈检测电路的电路结构示意图。该第一前馈检测电路包括：缓冲器、第一电容C1、第二电容C2、第一开关S1、第二开关S2、第三开关S3以及失调校准比较器。其中，所述缓冲器的输入端连接到第一动态补偿单元输出的第一补偿电压，所述缓冲器的输出端与第一电容C1的一端和第一开关S1的一端以及第二开关S2的一端连接及失调校准比较器的正输入端均连接，所述第一电容C1的另一端与接地端GND连接，所述第一开关S1的另一端连接到失调校准比较器的负输入端，所述第二开关S2的另一端与第二电容C2的一端连接到第三开关S3的一端，所述第二电容C2的的另一端与接地端GND连接，所述第三开关S3的另一端与失调校准比较器的负输入端连接，所述失调校准比较器的输出端为第一前馈控制电压VO1。
进一步地，请参见图4，图4为本发明实施例提供的一种失调校准比较器的电路结构示意图。失调校准比较器包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一NMOS晶体管MN1、第二NMOS晶体管MN2、第三NMOS管MN3、第一偏置电流源Ibias 1和第三电容C3、第一反相器INV 1、第二反相器INV 2。其中，第一PMOS晶体管MP1和第一偏置电流源Ibias 1串接后电连接至电压源VDD和接地端GND之间；第三PMOS晶体管MP3和第一NMOS晶体管MN1，第四PMOS晶体管MP4和第二NMOS晶体管MN2分别串接后并接于第二PMOS晶体管MP2的一端E和接地端GND之间，且第二PMOS晶体管MP2另一端电连接至电压源VDD；第二PMOS晶体管MP2的控制端和第一PMOS晶体管MP1的控制端电连接至第一PMOS晶体管MP1和第一偏置电流源Ibias 1串接后形成的节点D处；第三PMOS晶体管MP3和第四PMOS晶体管MP4的控制端分别电连接到第一输入电压V1和第二输入电压V2；第一NMOS晶体管MN1的控制端电连接第三PMOS晶体管MP3和第一MOS晶体管MN1串接后形成的节点(F)处，第三NMOS管MN3和第三电容C3串接后电连接至第二NMOS晶体管MN2和第四PMOS晶体管MP4串接后形成的节点H处和接地端GND之间，且第二NMOS晶体管MN2和第四PMOS晶体管MP4串接后形成的节点G电连接到第一反相器INV 1的一端；第一反相器INV 1和第二反相器INV2串接后分别接到第二NMOS晶体管MN2和第四PMOS晶体管MP4串接后形成的节点(G)和第一前馈控制电压VO1处；第三NMOS管MN3的控制端电连接至控制电压VC处；第二NMOS晶体管MN2的控制端电连接至第三NMOS管MN3和第三电容C3串接后形成的节点(I)处。
其中，在第一阶段，失调校准比较器正负输入端接同一电压即V1＝V2，同时第三NMOS管MN3的控制栅压VC为高电位，这一阶段为失调校准比较器失调电压存储阶段。
在第二阶段，失调校准比较器正负输入端接需要比较的电压，同时第三NMOS管MN3的控制栅压VC为低电位，这一阶段为失调校准比较器正常工作阶段。
可选地，请参见图5，图5为本发明实施例提供的一种第二前馈检测电路的电路结构示意图。该第二前馈检测电路包括：低通滤波器、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、差分放大器、第三比较器以及第四比较器。其中，低通滤波器的输入端连接到第二补偿单元的节点B输出的第二补偿电压，低通滤波器的输出端与第一开关S4的一端连接到第五电容C5的一端，第四开关S4的另一端连接到第四电容C4的一端，第四电容C4的另一端与第五开关S5的一端以及第六电容C6的一端连接到差分放大器的正输入端，第五电容C5的另一端与第六开关S6的一端以及第七电容C7的一端连接到差分放大器的负输入端，第五开关S5的另一端与第六电容C6的另一端和第七开关S7的一端以及第八开关S8的一端连接到差分放大器的负输出端，第六开关S6的另一端与第七电容C7的另一端和第九开关S9的一端连接到差分放大器的正输出端，第四开关S4的另一端与第五电容C5的一端连接到比较器一的正输入端，第八电容C8的另一端与第十开关S10的一端连接到第十一开关S11的一端，第十开关S10的另一端与第一基准电压Vref1连接，第十一开关S11的另一端与第二基准电压Vref2连接，第八开关S8的另一端与第九电容C9的一端连接到第四比较器的负输入端，第九电容C9的另一端与第十二开关S12的一端连接到第十三开关S13的一端，第十二开关S12的另一端与第二基准电压Vref2连接，第十三开关S13的另一端与第一基准电压Vref1连接，第九开关S9的另一端与第十电容C10的一端连接到第三比较器的负输入端和第四比较器的正输入端，第十电容C10的另一端与接地端GND连接，第三比较器的输出端为第二前馈控制电压VO2，第四比较器的输出端为第三前馈控制电压VO3。
可选地，请参见图6，图6为本发明实施例提供的一种逻辑控制电路的电路结构示意图。本发明实施例的逻辑控制电路包括：第一D触发器D Flip 1、第二D触发器D Flip 2、第三D触发器D Flip 3、第一与门AND 1、第二与门AND 2、第三与门AND 3、第四与门AND 4、第五与门AND 5、第六与门AND 6、第七与门AND 7、第一或门OR 1、第二或门OR 2、第三或门OR 3、第四或门OR 4、第一或非门NOR 1、第三反相器INV 3、第一RS触发器RS Flip 1、第二RS触发器RS Flip 2、保持/恢复逻辑模块。其中，第一D触发器D Flip 1的D端与第一前馈控制电压VO1相连接，其上升触发边沿与时钟信号Clk相连接，其输出Q端和第一与门AND 1的一个输入端与第四与门AND 4的一个输入端相连接，其输出端和第二与门AND 2的一个输入端与第三与门AND 3的一个输入端相连接；
第二D触发器D Flip 2的D端与第二前馈控制电压VO2相连接，其上升触发边沿与时钟信号Clk相连接，其输出Q端和第一与门AND 1的另一个输入端与第三与门AND 3的另一个输入端相连接。
第三D触发器D Flip 3的D端与第三前馈控制电压VO3相连接，其上升触发边沿与时钟信号Clk相连接，其输出Q端和第二与门AND 2的另一个输入端与第四与门AND 4的另一个输入端相连接。
第一与门AND 1的输出端和第一或门OR 1的一个输入端相连接，第二与门AND 2的输出端和第一或门OR 1的另一个输入端相连接，第三与门AND 3的输出端和第二或门OR 2的一个输入端相连接，第四与门AND 4的输出端和第二或门OR 2的另一个输入端相连接，第一或门OR 1的输出端和第五与门AND 5的一个输入端相连接，第二或门OR 2的输出端和第六与门AND 6的一个输入端相连接，第一或非门NOR 1的一个输入端和启动信号相连接，第一或非门NOR 1的另一个输入端和第二控制信号相连接，第一或非门NOR 1的输出端和第五与门AND 5的另一个输入端与第六与门AND 6的另一个输入端相连接，第五与门AND 5的输出端与第一RS触发器RS Flip 1的R端和保持/恢复逻辑模块的一个输入端均相连接，第六与门AND 6的输出端与第二RS触发器RS Flip 2的R端和保持/恢复逻辑模块的另一个输入端相连接，第一RS触发器RS Flip 1的S端和第二RS触发器RS Flip 2的S端相连接并与第一控制信号相连接，第一RS触发器RS Flip 1的Q端与第三反相器INV 3的输入端相连接，第二RS触发器RS Flip 2的Q端与第三或门OR 3的输入端相连接，保持和恢复逻辑模块的输出端信号分别为第一控制信号、第二控制信号控制，第三反相器INV 3的输出端和第七与门AND7的一个输入端与第四或门OR 4的一个输入端相连接，第三或门OR 3的另一个输入端与启动信号相连接，第三或门OR 3的输出端和第七与门AND 7的另一个输入端与第四或门OR 4的另一个输入端相连接，第七与门AND 7的输出端为第一输出控制信号VC1，第四或门OR 4的输出端为第二输出控制信号VC2。
进一步地，请参见图7，图7为本发明实施例提供的一种保持/恢复逻辑模块的电路结构示意图。该保持/恢复逻辑模块包括第五或门OR5、第六或门OR 6、第四反相器INV 4、第三RS触发器RS Flip 3、第四RS触发器RS Flip 4、第四D触发器D Flip 4、第五D触发器DFlip 5、第六D触发器D Flip 6、第七D触发器D Flip 7、第八D触发器D Flip 8、第九D触发器D Flip 9、第十D触发器D Flip 10、第十一D触发器D Flip 11。其中，第五或门OR 5的两个输入端分别输入由第五与门AND 5输入的第一逻辑输入信号和由第六与门AND 6输出的第二逻辑输入信号；第六或门OR 6的两个输入端分别电连接至启动信号和第十D触发器DFlip 11的Q端；第五或门OR 5的输出端和第六或门OR 6的输出端分别电连接至第三RS触发器RS Flip 3的R端和S端；第三RS触发器RS Flip 3的Q端电连接至第四RS触发器RS Flip 4的R端和第四反相器INV 4的输入端；第四反相器INV 4的输出端均电连接至第四RS触发器RS Flip 4的S端、第十一D触发器D Flip 11的Set端以及第十D触发器D Flip 10的Set端；第四RS触发器RS Flip 4的Q端均电连接至第四D触发器D Flip 4的Set端、第五D触发器DFlip 5的Set端、第六D触发器D Flip 6的Set端、第七D触发器D Flip 7的Set端、第八D触发器D Flip 8的Set端和第九D触发器D Flip 9的Set端；第四D触发器D Flip 4、第五D触发器D Flip 5、第六D触发器D Flip 6、第七D触发器D Flip 7、第八D触发器D Flip 8、第九D触发器D Flip 9、第十D触发器D Flip 10、第十一D触发器D Flip 11的D端分别连接到其自身的端；第四D触发器D Flip 4的Clk端电连接到时钟信号；第五D触发器D Flip 5的Clk端电连接至第四D触发器D Flip 4的Q端；第六D触发器D Flip 6的Clk端电连接至第五D触发器D Flip 5的Q端；第七D触发器D Flip 7的Clk端电连接至第六D触发器D Flip 6的Q端；第八D触发器D Flip 8的Clk端电连接至第七D触发器D Flip 7的Q端；第九D触发器D Flip 9的Clk端电连接至第八D触发器D Flip 8的Q端；第十D触发器D Flip 10的Clk端电连接至第九D触发器D Flip 9的端及D端；第十一D触发器D Flip 11的Clk端电连接至第八D触发器D Flip 8的D端和端；第九D触发器D Flip 9的Q端电连接至第一控制信号；第十一D触发器D Flip 11的Q端电连接至第二控制信号。
在第一逻辑输入信号或者第一逻辑输入信号跳变至1之后，第一控制信号在下个时钟上升沿跳变至1，直至32*时钟信号周期后跳变回0，第二控制信号在16*时钟信号周期后跳变至1，直至32*时钟信号周期后跳变回0，启动信号确保逻辑电路在变换器软启动完成之前不工作。
可选地，请参见图8，图8为本发明实施例提供的一种第一动态补偿单元的电路结构示意图。该第一动态补偿单元包括第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS管MP8、第四NMOS晶体管MN4、第五NMOS晶体管MN5、第六NMOS晶体管MN6、第四晶体管MN4、第八NMOS晶体管MN8、第九NMOS晶体管MN9、第十NMOS晶体管MN10、第十一NMOS晶体管MN11、第十二NMOS晶体管MN12、第十三NMOS晶体管MN13、第十四NMOS晶体管MN14、第十五NMOS晶体管MN15、第十六NMOS晶体管MN16、第十七NMOS晶体管MN17、第十八NMOS晶体管MN18、第一电阻R1、第十电容C10、第十一电容(C11)和第二偏置电流源Ibias 2。其中，
第五PMOS晶体管MP5的源与电源电压VDD相接，第五PMOS管MP5的栅极与第一偏置电压VB1相接，第五PMOS管MP5的漏极与第七晶体管MP7的源极、第六NMOS管MN6的漏极、第八NMOS管MN8的漏极相接。
第六PMOS晶体管MP6的源极与电源电压VDD相接，第六PMOS管MP6的栅极与第一偏置电压VB1相接，第六PMOS管MP6的漏极与第八晶体管MP8的源极、第七NMOS管MN7的漏极、第九NMOS晶体管MN9的漏极相接。
第七PMOS管MP7的栅极与第二偏置电压VB2相接，第七PMOS管MP7的漏极与第四NMOS晶体管MN4的漏极、第十一电容C11的一端、第一电阻R1的一端、第一补偿单元输出的第一补偿电压相接。
第八PMOS管MP8的栅极与第二偏置电压VB2相接，第八PMOS管MP8的漏极与第五NMOS晶体管MN5的漏极、栅极相接。
第四NMOS晶体管MN4的栅极与第五晶体管MN5的栅极、漏极相接，第四NMOS晶体管MN4的源极与接地端GND相接。
第五NMOS晶体管MN5的源极与接地端GND相接。
第六NMOS晶体管MN6的栅极与第一反馈电压VFB1相接，第六NMOS晶体管MN6的源极与第七NMOS晶体管MN7的源极、第十NMOS晶体管MN10的漏极、第十二NMOS晶体管MN12的漏极、第十四NMOS晶体管MN14的漏极相接。第七晶体管MN7的栅极与偏置电压VREF相接。
第八NMOS晶体管MN8的栅极与第二反馈电压VFB2相接，第八NMOS晶体管MN8的源极与第九NMOS晶体管MN9的源极、第十一NMOS晶体管MN11的漏极、第十三NMOS晶体管MN13的漏极、第十七NMOS晶体管MN17的漏极相接。第九NMOS晶体管MN9的栅极与偏置电压VREF相接。
第十NMOS晶体管MN10的栅极与第一输出控制电压VC1相接，第十NMOS晶体管MN10的源极与第十一NMOS晶体管MN11的源极、第十五NMOS晶体管MN15的漏极相接。
第十一NMOS晶体管MN11的栅极与第一反相输出控制信号相接。
第十二NMOS晶体管MN12的栅极与第二输出控制信号VC2相接，第十二NMOS晶体管MN12的源极与第十六NMOS晶体管MN16的漏极、第十三NMOS晶体管MN13的源极相接。
第十三NMOS晶体管MN13的栅极与第二反相输出控制信号相接。
第十四NMOS晶体管MN14的栅极与第十五NMOS晶体管MN15的栅极、第十六NMOS晶体管MN16的栅极、第十七NMOS晶体管MN17的栅极、第十八NMOS晶体管MN18的栅极、漏极相接，并与第二偏置电流源Ibias 2的一端相接，第十四NMOS晶体管MN14的源极、第十五NMOS晶体管MN15的源极、第十六NMOS晶体管MN16的源极、第十七NMOS晶体管MN17的源极、第十八NMOS晶体管MN18的源极均与接地端GND相接。第二偏置电流源Ibias 2的另一端与电源VDD相接。
第一电阻R1的一端与第四NMOS晶体管MN4的漏极与第七PMOS管MP7、第十一电容(C11)的一端、第一补偿电压相接，第一电阻R1的另一端与第十电容C10相接，第十电容C10的另一端、第十一电容C11的另一端均与接地端GND相接。
请一并参见图9及图3，图9为本发明实施例提供的一种第一前馈检测电路输出的波形示意图。该第一前馈检测电路在一个工作周期内可以分为三个阶段，在第一阶段，第一开关S1以及第二开关S2闭合，第三开关S3断开，此阶段第二电容C2采样输入电压值，同时失调校准比较器处于失调电压存储阶段。
在第二阶段，第一开关S1闭合，第二开关S2以及第三开关S3断开，此阶段第二电容C2保持第一阶段结束时的输入电压值，同时失调校准比较器处于失调电压存储阶段。
在第三阶段，第一开关S1以及第二开关S2断开，第三开关S3闭合，此阶段比较器比较第二电容C2保持的输入电压值和此时输入电压值大小。
请一并参见图10及图5，图10为本发明实施例提供的一种第二前馈检测电路输出的波形示意图。本发明实施例的第二前馈检测电路在一个工作周期内可以分为三个阶段，在第一阶段，第四开关S4和第五开关S5断开，差分放大器处于放大模式，放大前一个周期第二阶段采样的输入电压和这一个周期第一阶段的输入电压值之差，同时第八电容C8、第九电容C9以及第十电容C10采样差分放大器的输出电压。
在第二阶段，第四开关S4和第五开关S5闭合，差分放大器处于跟随模式，第四电容C4和第五电容C5采样低通滤波器的输出电压，第八电容C8、第九电容C9的采样电压由第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13的开关各自上升或者下降Vref1-Vref2，同时第三比较器和第四比较器正常工作。
在第三阶段，第四开关S4闭合，第五开关S5断开，差分放大器处于跟随模式，第四电容C4采样低通滤波器的输出电压，第五电容C5保持第二阶段的输出电压，第八电容C8、第九电容C9的采样电压由第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13的开关各自上升或者下降Vref1-Vref2，同时第三比较器和第四比较器正常工作。
请一并参见图11a及图11b，图11a为现有技术的一种单电感双路输出升压DC-DC变换器输出电压的示意图；图11b为本发明实施例提供的基于电压交调抑制的单电感双路输出DC-DC升压变换器输出电压的示意图。通过实验数据对比，未采用交调抑制的双路直流-直流变换器当一路负载发生变化时另一的输出电压交调效应严重，而采用本发明实施例中的交调抑制技术的双路直流-直流变换器相比于前者其输出电压交调效应明显得到抑制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于电压交调抑制的单电感双路输出DC-DC升压变换器(10)，包括：输入端(Vin)、功率级电路、系统控制电路、逻辑与驱动电路以及第一输出端(Vout1)、第二输出端(Vout2)；所述系统控制电路包括第一控制环路及第二控制环路，所述第一控制环路包括斜波发生器以及第一比较器，所述第二控制环路包括第二补偿单元、电流检测电路，斜波补偿电路以及第二比较器；其特征在于：
所述变换器(10)还包括第一前馈检测电路、第二前馈检测电路及逻辑控制电路及第一动态补偿单元；所述第一前馈检测电路的输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点(A)处且其输出端电连接至所述逻辑控制电路，以用于检测所述第一动态补偿单元输出的第一补偿电压并生成第一前馈控制电压(VO1)发送至所述逻辑控制电路；所述第二前馈检测电路的输入端电连接至所述第二补偿单元与所述第二比较器串接形成的节点(B)处且其输出端电连接至所述逻辑控制电路，以用于检测所述第二补偿单元输出的第二补偿电压并生成第二前馈控制电压(VO2)及第三前馈控制电压(VO3)发送至所述逻辑控制电路；所述逻辑控制电路的两路输出端分别电连接至所述第一动态补偿单元，以用于根据接收到的所述第一前馈控制电压(VO1)、所述第二前馈控制电压(VO2)及所述第三前馈控制电压(VO3)形成第一输出控制信号(VC1)及第二输出控制信号(VC2)以控制所述第一动态补偿单元进行电压交调抑制处理。
2.根据权利要求1所述的变换器(10)，其特征在于，所述第一前馈检测电路包括缓冲器、第一电容(C1)、第二电容(C2)、第一开关(S1)、第二开关(S2)、第三开关(S3)及失调校准比较器；其中，
所述缓冲器的正向输入端电连接至所述第一动态补偿单元与所述第一比较器串接形成的节点(A)处，其负向输入端电连接至其输出端且其输出端电连接至所述失调校准比较器的正向输入端；
所述第二开关(S2)与所述第三开关(S3)串接后与所述第一开关(S1)并接于所述失调校准比较器的负向输入端与所述缓冲器的输出端之间；
所述第一电容(C1)一端电连接至所述缓冲器的输出端且另一端电连接至接地端(GND)，所述第二电容(C2)一端电连接至所述第二开关(S2)与所述第三开关(S3)串接形成的节点(C)处且另一端电连接至接地端(GND)；
所述失调校准比较器的输出端电连接至所述逻辑控制电路并输出所述第一前馈控制电压(VO1)。
3.根据权利要求2所述的变换器(10)，其特征在于，所述失调校准比较器包括第一负压开关(MP1)、第二负压开关(MP2)、第三负压开关(MP3)、第四负压开关(MP4)、第一正压开关(MN1)、第二正压开关(MN2)、第三正压开关(MN3)、第三电容(C3)、第一反相器(INV 1)、第二反相器(INV 2)及第一偏置电流源(Ibias 1)；其中，
所述第一负压开关(MP1)及所述第一偏置电流源(Ibias 1)依次串接于电压源(VDD)与接地端(GND)之间，所述第一负压开关(MP1)的控制端分别电连接至所述第二负压开关(MP2)的控制端及所述第一负压开关(MP1)与所述第一偏置电流源(Ibias 1)串接形成的节点(D)处；
所述第二负压开关(MP2)、所述第三负压开关(MP3)及所述第一正压开关(MN1)依次串接于电压源(VDD)与接地端(GND)之间，所述第三负压开关(MP3)的控制端输入第一输入电压(V1)，所述第一正压开关(MN1)的控制端电连接至所述第三负压开关(MP3)与所述第一正压开关(MN1)串接形成的节点(F)处；
所述第四负压开关(MP4)及所述第二正压开关(MN2)依次串接于所述第二负压开关(MP2)与所述第三负压开关(MP3)串接形成的节点(E)处和接地端(GND)之间，所述第四负压开关(MP4)的控制端输入第二输入电压(V2)；
所述第一反相器(INV 1)的输入端电连接至所述第四负压开关(MP4)与所述第二正压开关(MN2)串接形成的节点(G)处且其输出端电连接至所述第二反相器(INV 2)的输入端，所述第二反相器(INV 2)的输出端输出所述第一前馈控制电压(VO1)；
所述第三正压开关(MN3)及所述第三电容(C3)依次串接于所述第四负压开关(MP4)与所述第二正压开关(MN2)串接形成的节点(H)处和接地端(GND)之间，且所述第二正压开关(MN2)的控制端电连接至所述第三正压开关(MN3)与所述第三电容(C3)串接形成的节点(I)处，所述第三正压开关(NM3)的控制端输入控制电压(VC)。
4.根据权利要求1所述的变换器(10)，其特征在于，所述第二前馈检测电路包括低通滤波器、差分放大器、第三比较器、第四比较器、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第八电容(C8)、第九电容(C9)、第十电容(C10)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第七开关(S7)、第八开关(S8)、第九开关(S9)、第十开关(S10)、第十一开关(S11)、第十二开关(S12)及第十三开关(S13)；其中，
所述低通滤波器输入端电连接至所述第二补偿单元与所述第二比较器串接形成的节点(B)处且输出端与所述第五电容(C5)依次串接至所述差分放大器的负向输入端；
所述第四开关(S4)、所述第四电容(C4)依次串接于所述低通滤波器的输出端与所述差分放大器的正向输入端之间；
所述第五开关(S5)与所述第六电容(C6)并接于所述差分放大器的正向输入端与负向输出端之间；所述第六开关(S6)与所述第七电容(C7)并接于所述差分放大器的负向输入端与正向输出端之间；
所述差分放大器的负向输出端与所述第七开关(S7)依次串接至所述第三比较器的正向输入端且与所述第八开关(S8)依次串接至所述第四比较器的负向输入端；所述差分放大器的正向输出端与所述第九开关(S9)依次分别串接至所述第四比较器的正向输入端及所述第三比较器的负向输入端；
所述第十开关(S10)、所述第十一开关(S11)的一端分别电连接至第一基准电压(Vref1)及第二基准电压(Vref2)且另一端均电连接至所述第八电容(C8)的同一端，所述第八电容(C8)的另一端电连接至所述第七开关(S7)与所述第三比较器的正向输入端串接形成的节点(J)处；
所述第十二开关(S12)、所述第十三开关(S13)的一端分别电连接至第二基准电压(Vref2)及第一基准电压(Vref1)且另一端均电连接至所述第九电容(C9)的同一端，所述第九电容(C9)的另一端电连接至所述第八开关(S8)与所述第四比较器的负向输入端串接形成的节点(K)处；
所述第三比较器及所述第四比较器的输出端均电连接至所述逻辑控制电路并分别输出第二前馈控制电压(VO2)及第三前馈控制电压(VO3)。
5.根据权利要求1所述的变换器(10)，其特征在于，所述逻辑控制电路包括第一D触发器(D Flip 1)、第二D触发器(D Flip 2)、第三D触发器(D Flip3)、第一与门(AND 1)、第二与门(AND 2)、第三与门(AND 3)、第四与门(AND4)、第五与门(AND 5)、第六与门(AND 6)、第七与门(AND 7)、第一或门(OR1)、第二或门(OR 2)、第三或门(OR 3)、第四或门(OR 4)、第一或非门(NOR1)、第三反相器(INV 3)、第一RS触发器(RS Flip 1)、第二RS触发器(RS Flip2)及保持/恢复逻辑模块；其中，
所述第一D触发器(D Flip 1)的D端电连接所述第一前馈检测电路的输出端且其Clk端输入时钟信号(Clk)，其Q端分别电连接至所述第一与门(AND 1)的第一输入端及所述第四与门(AND 4)的第一输入端且其端分别电连接至所述第二与门(AND 2)的第一输入端及所述第三与门(AND 3)的第一输入端；
所述第二D触发器(D Flip 2)的D端电连接所述第二前馈检测电路输出的第二前馈控制电压(V02)，其Clk端输入时钟信号(Clk)，其Q端分别电连接至所述第一与门(AND 1)的第二输入端及所述第三与门(AND 3)的第二输入端；
所述第三D触发器(D Flip 3)的D端电连接所述第二前馈检测电路输出的第三前馈控制电压(V03)，其Clk端输入时钟信号(Clk)，其Q端分别电连接至所述第二与门(AND 2)的第二输入端及所述第四与门(AND 4)的第二输入端；
所述第一与门(AND 1)与所述第二与门(AND 2)的输出端分别电连接至所述第一或门(OR 1)的两个输入端，所述第三与门(AND 3)与所述第四与门(AND 4)的输出端分别电连接至所述第二或门(OR 2)的两个输入端；
所述第一或门(OR 1)的输出端电连接至所述第五与门(AND 5)的第一输入端，所述第二或门(OR 2)的输出端电连接至所述第六与门(AND 6)的第二输入端，且所述第五与门(AND 5)的输出端分别电连接至所述第一RS触发器(RS Flip 1)的R端及所述保持/恢复逻辑模块的第一输入端，所述第六与门(AND 6)的输出端分别电连接至所述第二RS触发器(RSFlip 2)的R端及所述保持/恢复逻辑模块的第二输入端；
所述保持/恢复逻辑模块的一个输出端分别电连接至所述第一RS触发器(RS Flip 1)的S端及所述第二RS触发器(RS Flip 2)的S端以向所述第一RS触发器(RS Flip 1)及所述第二RS触发器(RS Flip 2)输入第一控制信号，另一个输出端电连接至所述第一或非门(NOR 1)的第二输入端以向所述第一或非门(NOR 1)输入第二控制信号；所述第一或非门(NOR 1)的第一输入端输入启动信号且其输出端分别电连接至所述第五与门(AND 5)的第二输入端及所述第六与门(AND 6)的第一输入端；
所述第一RS触发器(RS Flip 1)的Q端电连接至所述第三反相器(INV 3)的输入端，且第三反相器(INV 3)的输出端分别电连接至所述第七与门(AND7)的第一输入端及所述第四或门(OR 4)的第二输入端；所述第二RS触发器(RS Flip 2)的Q端电连接至所述第三或门(OR 3)的第一输入端，且所述第三或门(OR 3)的第二输入端输入启动信号且其输出端分别电连接至所述第七与门(AND 7)的第二输入端及所述第四或门(OR 4)的第一输入端；
所述第七与门(AND 7)的输出端电连接至所述第一动态补偿单元的第二控制开关(K2)以控制所述第一动态补偿单元的第一误差放大器的负输入端的导通与关断，所述第四或门(OR 4)的输出端电连接至所述第一动态补偿单元的第一控制开关(K1)以控制所述第一误差放大器的正输入端的导通与关断。
6.根据权利要求5所述的变换器(10)，其特征在于，所述保持/恢复逻辑模块包括：第四D触发器(D Flip 4)、第五D触发器(D Flip 5)、第六D触发器(D Flip 6)、第七D触发器(DFlip 7)、第八D触发器(D Flip 8)、第九D触发器(D Flip 9)、第十D触发器(D Flip 10)、第十一D触发器(D Flip 11)、第五或门(OR 5)、第六或门(OR 6)、第三RS触发器(RS Flip 3)、第四RS触发器(RS Flip 4)、第四反相器(INV 4)；其中，
所述第五或门(OR 5)的两个输入端分别电连接所述第五与门(AND 5)的输出端及所述第六与门(AND 6)的输出端以接收第一逻辑输入信号及第二逻辑输入信号且其输出端电连接至所述第三RS触发器(RS Flip 3)的R端；所述第六或门(OR 6)的第一输入端输入启动信号，第二输入端电连接所述第十D触发器(D Flip 10)的Q端且其输出端电连接至所述第三RS触发器(RS Flip 3)的S端；
所述第三RS触发器(RS Flip 3)的Q端分别电连接所述第四反相器(INV4)的输入端及所述第四RS触发器(RS Flip 4)的R端；所述第四反相器(INV 4)的输出端分别电连接至所述第四RS触发器(RS Flip 4)的S端、所述第十一D触发器(D Flip 11)的Set端及所述第十D触发器(D Flip 10)的Set端；所述第四RS触发器(RS Flip 4)的Q端分别电连接至所述第四D触发器(D Flip 4)的Set端、所述第五D触发器(D Flip 5)的Set端、所述第六D触发器(DFlip6)的Set端、所述第七D触发器(D Flip 7)的Set端、所述第八D触发器(D Flip8)的Set端及所述第九D触发器(D Flip 9)的Set端；
所述第四D触发器(D Flip 4)的Clk端输入时钟信号(Clk)，其端电连接至其D端，其Q端电连接至所述第五D触发器(D Flip 5)的Clk端；所述第五D触发器(D Flip 5)的端电连接至其D端且其Q端电连接至所述第六D触发器(D Flip 6)的Clk端；所述第六D触发器(DFlip 6)的端电连接至其D端且其Q端电连接至所述第七D触发器(D Flip 7)的Clk端；所述第七D触发器(D Flip 7)的端电连接至其D端且其Q端电连接至所述第八D触发器(DFlip 8)的Clk端；所述第八D触发器(D Flip 8)的端分别电连接至其D端及所述第十一D触发器(D Flip 11)的Clk端且其Q端电连接至所述第九D触发器(D Flip 9)的Clk端；所述第九D触发器(D Flip 9)的端分别电连接至其D端及所述第十D触发器(D Flip 10)的Clk端且其Q端输出所述第一控制信号；所述第十D触发器(D Flip 10)的端电连接至其D端；所述第十一D触发器(D Flip 11)的端电连接至其D端且其Q端输出所述第二控制信号。
7.根据权利要求1所述的变换器(10)，其特征在于，所述第一动态补偿单元包括第五负压开关(MP5)、第六负压开关(MP6)、第七负压开关(MP7)、第八负压开关(MP8)、第四正压开关(MN4)、第五正压开关(MN5)、第六正压开关(MN6)、第七正压开关(MN7)、第八正压开关(MN8)、第九正压开关(MN9)、第十正压开关(MN10)、第十一正压开关(MN11)、第十二正压开关(MN12)、第十三正压开关(MN13)、第十四正压开关(MN14)、第十五正压开关(MN15)、第十六正压开关(MN16)、第十七正压开关(MN17)、第十八正压开关(MN18)、第一电阻(R1)、第十电容(C10)、第十一电容(C11)及第二偏置电流源(Ibias 2)；
其中，所述第五负压开关(MP5)、所述第七负压开关(MP7)及所述第四正压开关(MN4)依次串接于电压源(VDD)与接地端(GND)之间；所述第六负压开关(MP6)、所述第八负压开关(MP8)及所述第五正压开关(MN5)依次串接于电压源(VDD)与接地端(GND)之间；所述第五负压开关(MP5)的控制端及所述第六负压开关(MP6)的控制端均输入第一偏置电压(VB1)，所述第七负压开关(MP7)的控制端及所述第八负压开关(MP8)的控制端均输入第二偏置电压(VB2)，所述第四正压开关(MN4)的控制端及所述第五正压开关(MN5)的控制端均电连接至所述第八负压开关(MP8)与所述第五正压开关(MN5)串接形成的节点处；
所述第一电阻(R1)与所述第十电容(C10)串接后并接于所述第四正压开关(MN4)的两端，且所述第十一电容(C11)并接于所述第四正压开关(MN4)的两端，且所述第一补偿电压连接至所述第七负压开关(MP7)与所述第四正压开关(MN4)串接形成的节点处；
所述第六正压开关(MN6)及所述第十四正压开关(MN14)、所述第八正压开关(MN8)及所述第十七正压开关(MN17)均依次串接于所述第五负压开关(MP5)与所述第七负压开关(MP7)串接形成的节点处和接地端(GND)之间；所述第六正压开关(MN6)的控制端输入第一反馈电压(VFB1)，所述第八正压开关(MN8)的控制端输入第二反馈电压(VFB2)；所述第七正压开关(MN7)两端分别电连接至所述第六负压开关(MP6)与所述第八负压开关(MP8)串接形成的节点处和所述第六正压开关(MN6)与所述第十四正压开关(MN14)串接形成的节点处之间且其控制端输入基准电压(VREF)，所述第九正压开关(MN9)两端分别电连接至所述第六负压开关(MP6)与所述第八负压开关(MP8)串接形成的节点处和所述第八正压开关(MN8)与所述第十七正压开关(MN17)串接形成的节点处之间且其控制端输入基准电压(VREF)；
所述第十正压开关(MN10)及所述第十五正压开关(MN15)、所述第十二正压开关(MN12)及所述第十六正压开关(MN16)均依次串接于所述第六正压开关(MN6)与所述第十四正压开关(MN14)串接形成的节点处和接地端(GND)之间；所述第十正压开关(MN10)的控制端输入第一输出控制信号(VC1)，所述第十二正压开关(MN12)的控制端输入第二输出控制信号(VC2)；所述第十一正压开关(MN11)两端分别电连接至所述第八正压开关(MN8)与所述第十七正压开关(MN17)串接形成的节点处和所述第十正压开关(MN10)与所述第十五正压开关(MN15)串接形成的节点处之间且其控制端输入第一反相输出控制信号所述第十三正压开关(MN13)两端分别电连接至所述第八正压开关(MN8)与所述第十七正压开关(MN17)串接形成的节点处和所述第十二正压开关(MN12)与所述第十六正压开关(MN16)串接形成的节点处之间且其控制端输入第二反相输出控制信号
所述第二偏置电流源(Ibias 2)及所述第十八正压开关(MN18)依次串接于电压源(VDD)与接地端(GND)之间，且所述第十四正压开关(MN14)、所述第十五正压开关(MN15)、所述第十六正压开关(MN16)、所述第十七正压开关(MN17)及所述第十八正压开关(MN18)的控制端均电连接至所述第二偏置电流源(Ibias 2)与所述第十八正压开关(MN18)串接形成的节点处。
8.根据权利要求3或者7所述的变换器(10)，其特征在于，所述正压开关为NMOS晶体管，所述负压开关为PMOS晶体管，且所述正压开关的控制端及所述负压开关的控制端分别为NMOS晶体管的栅极和PMOS晶体管的栅极。
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