CN106328554A - 对位结构、显示装置及利用对位结构测量对位精度的方法 - Google Patents
对位结构、显示装置及利用对位结构测量对位精度的方法 Download PDFInfo
- Publication number
- CN106328554A CN106328554A CN201610741821.XA CN201610741821A CN106328554A CN 106328554 A CN106328554 A CN 106328554A CN 201610741821 A CN201610741821 A CN 201610741821A CN 106328554 A CN106328554 A CN 106328554A
- Authority
- CN
- China
- Prior art keywords
- film layer
- para
- tft
- layer
- contraposition reference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 239000011521 glass Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012528 membrane Substances 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 10
- 238000005259 measurement Methods 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 157
- 239000010408 film Substances 0.000 description 123
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000010276 construction Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- DNAUJKZXPLKYLD-UHFFFAOYSA-N alumane;molybdenum Chemical compound [AlH3].[Mo].[Mo] DNAUJKZXPLKYLD-UHFFFAOYSA-N 0.000 description 2
- HKBLLJHFVVWMTK-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti].[Ti] HKBLLJHFVVWMTK-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- CWYNVVGOOAEACU-UHFFFAOYSA-N Fe2+ Chemical compound [Fe+2] CWYNVVGOOAEACU-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Thin Film Transistor (AREA)
- Ceramic Engineering (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明公开了一种用于测量TFT的各膜层之间对位精度的对位结构,其包括:在玻璃基板上的对位基准膜层、阻隔膜层及待对位膜层,所述阻隔膜层中具有通孔,所述对位基准膜层和所述待对位膜层均位于所述通孔中,且所述待对位膜层设置在所述对位基准膜层上。由于对阻隔膜层进行了挖孔处理,所以机台可以直接抓取对位基准膜层和待对位膜层的边沿,从而完成监控膜层的对位精度。此外,通过使待对位膜层在对位基准膜层所在平面上的投影完全位于对位基准膜层内,从而光线可对位基准膜层,使机台抓取到待对位膜层在对位基准膜层的边沿,从而达到量测对位精度的目的。
Description
技术领域
本发明属于薄膜晶体管(TFT)的制造技术领域,具体地讲,涉及一种用于测量TFT的各膜层之间对位精度的对位结构、显示装置及利用该对位结构测量TFT的各层之间的对位精度的方法。
背景技术
目前薄膜晶体管液晶显示器(TFT-LCD)正向高像素密度(PPI)方向发展,而限制TFT-LCD向高PPI发展的一大阻碍就是TFT的各膜层之间的对位精度(Overlay)。目前TFT的生产工艺都是在玻璃基板上镀膜并使用光刻工艺(即Photo工艺)形成特定图案的膜层,而不同膜层之间的对位精度直接影响到TFT的电性表现,故目前产业内一般使用对位结构(Overlay testkey)来测量各膜层之间的对位精度。
然而在现有的对位精度的测量方法中,如图1所示,在玻璃基板10上依次形成对位基准膜层20、阻隔膜层30和待对位膜层40;当进行对位精度的测量时,由玻璃基板10的下方提供光线,光线依次穿过对位基准膜层20、阻隔膜层30和待对位膜层40后被设置于玻璃基板10上方的机台(诸如CCD)50抓取,从而获取对位基准膜层20和待对位膜层40的图案,通过获取对位基准膜层20和待对位膜层40的图案的中心,并计算两个中心在x方向和y方向的差异量,从而测量出对位精度
然而,当对位基准膜层20和待对位膜层40之间的阻隔膜层30的厚度较厚时,使机台50无法抓取对位基准膜层20和待对位膜层40的边沿,导致量测失败而无法监控膜层的对位精度。此外,当对位基准膜层20的透光率较低时,由于光强过低而导致机台50无法抓取待对位膜层40的边沿,也会导致量测失败而无法监控膜层的对位精度。
发明内容
为了解决上述现有技术存在的问题,本发明的目的在于提供一种用于测量TFT的各膜层之间对位精度的对位结构,所述对位结构包括:在玻璃基板上的对位基准膜层、阻隔膜层及待对位膜层,所述阻隔膜层中具有通孔,所述对位基准膜层和所述待对位膜层均位于所述通孔中,且所述待对位膜层设置在所述对位基准膜层上。
进一步地,所述对位基准膜层在所述待对位膜层所在平面上的投影完全位于所述对位基准膜层内。
进一步地,所述待对位膜层在所述对位基准膜层所在平面上的投影完全位于所述对位基准膜层内。
进一步地,形成所述TFT的有源层的同时形成所述对位基准膜层,形成所述TFT的覆盖所述有源层的栅极绝缘层的同时形成所述阻隔膜层,形成所述TFT的栅极或者覆盖所述栅极的第一绝缘层的同时形成所述待对位膜层。
进一步地,形成所述TFT的源极和漏极的同时形成所述对位基准膜层,形成所述TFT的覆盖所述源极和漏极的有机平坦层的同时形成所述阻隔膜层,形成所述TFT的公共电极或者覆盖所述公共电极的第二绝缘层或者像素电极的同时形成所述待对位膜层。
本发明的另一目的还在于提供一种显示装置,包括显示区域和非显示区域,其特征在于,所述显示区域设置有阵列排布的多个TFT,所述非显示区域设置有上述的用于测量TFT的各膜层之间对位精度的对位结构。
本发明的又一目的又在于提供一种利用上述的对位结构测量TFT的各膜层之间对位精度的方法,其包括:获取所述对位基准膜层和所述待对位膜层的图案;获取所述对位基准膜层的图案的第一中心坐标(x1,y1),且获取所述待对位膜层的图案的第二中心坐标(x2,y2);根据获取的第一中心坐标(x1,y1)和第二中心坐标(x2,y2)计算出所述对位基准膜层和所述待对位膜层之间的对位精度。
进一步地,利用下面的式子计算所述对位基准膜层和所述待对位膜层之间的对位精度,
Δx=|x1-x2|
Δy=|x1-x2|
其中,Δx和Δy表示所述对位基准膜层和所述待对位膜层之间的对位精度。
本发明的有益效果:由于对阻隔膜层进行了挖孔处理,所以机台可以直接抓取对位基准膜层和待对位膜层的边沿,从而完成监控膜层的对位精度。此外,通过使待对位膜层在对位基准膜层所在平面上的投影完全位于对位基准膜层内,从而光线可对位基准膜层,使机台抓取到待对位膜层在对位基准膜层的边沿,从而达到量测对位精度的目的。
附图说明
通过结合附图进行的以下描述,本发明的实施例的上述和其它方面、特点和优点将变得更加清楚,附图中:
图1是现有的对位精度的测量原理图。
图2是根据本发明的实施例的显示装置的结构图;
图3是根据本发明的实施例的低温多晶硅薄膜晶体管的结构示意图;
图4是根据本发明的实施例的对位结构的示意图;
图5是根据本发明的另一实施例的对位结构的示意图;
图6是利用图4或图5所示的对位结构测量TFT的各膜层之间对位精度的方法的流程图。
具体实施方式
以下,将参照附图来详细描述本发明的实施例。然而,可以以许多不同的形式来实施本发明,并且本发明不应该被解释为限制于这里阐述的具体实施例。相反,提供这些实施例是为了解释本发明的原理及其实际应用,从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。
在附图中,为了清楚器件,夸大了层和区域的厚度。相同的标号在附图中始终表示相同的元件。
图2是根据本发明的实施例的显示装置的结构图。
参照图2,根据本发明的实施例的显示装置包括:显示区域300、非显示区域400以及玻璃基板500。显示区域300和非显示区域400均设置于玻璃基板500的同一表面上,且非显示区域400围绕显示区域300。
显示区域300中设置有阵列排布的多个薄膜晶体管(TFT)100,非显示区域400设置有用于测量TFT100的各膜层之间对位精度的对位结构200。
以下以低温多晶硅薄膜晶体管为例对薄膜晶体管100进行描述,但本发明并不限制于此,例如薄膜晶体管100也可以为非晶硅薄膜晶体管等。
图3是根据本发明的实施例的低温多晶硅薄膜晶体管的结构示意图。图3中示出的低温多晶硅薄膜晶体管采用NMOS晶体管的架构,但本发明并不限制于此,例如低温多晶硅薄膜晶体管也可以采用CMOS晶体管的架构。
参照图3,在玻璃基板500上形成遮光层101以及覆盖该遮光层101的缓冲层102。缓冲层102可以是由绝缘材料形成的单层结构,也可以是由至少两种绝缘材料形成的叠层结构。例如,缓冲层102可为通过PECVD工艺在基板100上形成的SiNx/SiOx叠层结构。遮光层101可例如由黑色金属材料制成,本发明并不作具体限定。
在缓冲层102上形成多晶硅层103。多晶硅层103的形成方式可例如是以溅射方式在缓冲层102的表面上形成一非晶硅(a-Si)层,再以退火方式使非晶硅层再结晶。
进一步地,多晶硅层包括:未掺杂部P、轻掺杂部NM以及重掺杂部NP。可以采用N型离子进行离子注入来形成未掺杂部P、轻掺杂部NM以及重掺杂部NP。这里,N型离子可采用磷/砷(P/As)离子,但本发明并不以此作为限制。
在缓冲层102上形成覆盖多晶硅层103的栅极绝缘层104。栅极绝缘层104可以是由绝缘材料形成的单层结构,也可以是由至少两种绝缘材料形成的叠层结构。例如,栅极绝缘层104可为通过PECVD工艺在缓冲层102上形成的SiNx/SiOx叠层结构。
在栅极绝缘层104上形成栅极105。栅极105可例如是钼铝钼(MoAlMo)结构或钛铝钛(TiAlTi)结构。
在栅极绝缘层104上形成覆盖栅极105的第一绝缘层106。第一绝缘层106可以是由绝缘材料形成的单层结构,也可以是由至少两种绝缘材料形成的叠层结构。例如,第一绝缘层106可为通过PECVD工艺在栅极绝缘层104上形成的SiNx/SiOx叠层结构。
在第一绝缘层106上形成源极107和漏极108;源极107贯穿第一绝缘层106和栅极绝缘层104之后与两重掺杂部NP之一接触,漏极108贯穿第一绝缘层106和栅极绝缘层104之后与两重掺杂部NP之另一接触。这里,源极107和漏极108可例如是钼铝钼(MoAlMo)结构或钛铝钛(TiAlTi)结构。
在第一绝缘层106上形成覆盖源极107和漏极108的平坦层109。平坦层109可采用有机绝缘材料制成。
在平坦层109上形成公共电极110。公共电极110可以采用氧化铟锡(ITO)等透明的导电材料形成。
在平坦层109上形成覆盖公共电极110的第二绝缘层111。第二绝缘层111可以是由绝缘材料形成的单层结构,也可以是由至少两种绝缘材料形成的叠层结构。例如,第二绝缘层111可为通过PECVD工艺在平坦层109上形成的SiNx/SiOx叠层结构。
在第二绝缘层111上形成像素电极112,该像素电极112贯穿第二绝缘层111和平坦层109之后与漏极108接触。像素电极112可以采用氧化铟锡(ITO)等透明的导电材料形成。
以下对非显示区域400设置的对位结构200进行描述。需要说明的是,本发明并不限制在非显示区域400设置的对位结构200的数量。图4是根据本发明的实施例的对位结构的示意图。
参照图4,根据本发明的实施例的对位结构200包括:对位基准膜层201、阻隔膜层202及待对位膜层203。
对位基准膜层201及待对位膜层203均直接设置在玻璃基板500上。作为本发明的另一实施方式,对位基准膜层201及待对位膜层203分别与玻璃基板500之间可以具有缓冲层102。
阻隔膜层202具有通孔2021。对位基准膜层201位于该通孔2021内。待对位膜层203设置在对位基准膜层201上。
进一步地,对位基准膜层201在待对位膜层203所在平面上的投影完全位于待对位膜层203内。
作为本发明的另一实施例,如图5所示,待对位膜层203在对位基准膜层201所在平面上的投影完全位于对位基准膜层201内。当待对位膜层203的透光率较低,导致无法抓取对位基准膜层201的图案时采用图5所示的实施方式。这样,通过使待对位膜层203在对位基准膜层201所在平面上的投影完全位于对位基准膜层201内,从而光线可对位基准膜层201,使机台抓取到待对位膜层203在对位基准膜层201的边沿,从而达到量测对位精度的目的。
需要说明的是,在制作低温多晶硅薄膜晶体管100的同时形成对位结构200。当对低温多晶硅薄膜晶体管100的各膜层之间的对准精度进行测量时,源极107和漏极108之下的膜层,以多晶硅层(或称有源层)103作为对位基准膜层201,而源极107和漏极108之上的膜层,以源极107和漏极108作为对位基准膜层201。
因此,可以在非显示区域400设置两个对位结构200。两个对位结构200之一的对位基准膜层201为多晶硅层(或称有源层)103,其阻隔膜层202为栅极绝缘层104,其待对位膜层203为栅极105或者覆盖栅极105的第一绝缘层106。
两个对位结构200之另一的对位基准膜层201为源极107和漏极108,其阻隔膜层202为平坦层109,其待对位膜层203为公共电极110或者第二绝缘层111或像素电极112。
以下结合图6对利用图4或图5所示的对位结构测量TFT的各膜层之间对位精度的方法进行说明。图6是利用图4或图5所示的对位结构测量TFT的各膜层之间对位精度的方法的流程图。
参照图4和图6,在步骤S610中,获取对位基准膜层201和待对位膜层203的图案。具体的获取方法请参照图1所示。
在步骤S620中,获取所述对位基准膜层201的图案的第一中心坐标(x1,y1),且获取所述待对位膜层203的图案的第二中心坐标(x2,y2)。
在步骤S630中,根据获取的第一中心坐标(x1,y1)和第二中心坐标(x2,y2)计算出所述对位基准膜层201和所述待对位膜层203之间的对位精度。
进一步地,利用下面的式子计算出所述对位基准膜层201和所述待对位膜层203之间的对位精度。
Δx=|x1-x2|,
Δy=|x1-x2|,
其中,Δx和Δy表示对位基准膜层201和待对位膜层203之间的对位精度。
综上所述,由于对阻隔膜层进行了挖孔处理,所以机台可以直接抓取对位基准膜层和待对位膜层的边沿,从而完成监控膜层的对位精度。此外,通过使待对位膜层在对位基准膜层所在平面上的投影完全位于对位基准膜层内,从而光线可对位基准膜层,使机台抓取到待对位膜层在对位基准膜层的边沿,从而达到量测对位精度的目的。
虽然已经参照特定实施例示出并描述了本发明,但是本领域的技术人员将理解:在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下,可在此进行形式和细节上的各种变化。
Claims (8)
1.一种用于测量TFT的各膜层之间对位精度的对位结构,其特征在于,所述对位结构包括:在玻璃基板上的对位基准膜层、阻隔膜层及待对位膜层,所述阻隔膜层中具有通孔,所述对位基准膜层和所述待对位膜层均位于所述通孔中,且所述待对位膜层设置在所述对位基准膜层上。
2.根据权利要求1所述的用于测量TFT的各膜层之间对位精度的对位结构,其特征在于,所述对位基准膜层在所述待对位膜层所在平面上的投影完全位于所述对位基准膜层内。
3.根据权利要求1所述的用于测量TFT的各膜层之间对位精度的对位结构,其特征在于,所述待对位膜层在所述对位基准膜层所在平面上的投影完全位于所述对位基准膜层内。
4.根据权利要求1至3任一项所述的用于测量TFT的各膜层之间对位精度的对位结构,其特征在于,形成所述TFT的有源层的同时形成所述对位基准膜层,形成所述TFT的覆盖所述有源层的栅极绝缘层的同时形成所述阻隔膜层,形成所述TFT的栅极或者覆盖所述栅极的第一绝缘层的同时形成所述待对位膜层。
5.根据权利要求1至3任一项所述的用于测量TFT的各膜层之间对位精度的对位结构,其特征在于,形成所述TFT的源极和漏极的同时形成所述对位基准膜层,形成所述TFT的覆盖所述源极和漏极的有机平坦层的同时形成所述阻隔膜层,形成所述TFT的公共电极或者覆盖所述公共电极的第二绝缘层或者像素电极的同时形成所述待对位膜层。
6.一种显示装置,包括显示区域和非显示区域,其特征在于,所述显示区域设置有阵列排布的多个TFT,所述非显示区域设置有权利要求1至5任一项所述的用于测量TFT的各膜层之间对位精度的对位结构。
7.一种利用权利要求1至5任一项所述的对位结构测量TFT的各膜层之间对位精度的方法,其特征在于,包括:
获取所述对位基准膜层和所述待对位膜层的图案;
获取所述对位基准膜层的图案的第一中心坐标(x1,y1),且获取所述待对位膜层的图案的第二中心坐标(x2,y2);
根据获取的第一中心坐标(x1,y1)和第二中心坐标(x2,y2)计算出所述对位基准膜层和所述待对位膜层之间的对位精度。
8.根据权利要求7所述的方法,其特征在于,利用下面的式子计算所述对位基准膜层和所述待对位膜层之间的对位精度,
Δx=|x1-x2|
Δy=|x1-x2|
其中,Δx和Δy表示所述对位基准膜层和所述待对位膜层之间的对位精度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610741821.XA CN106328554B (zh) | 2016-08-26 | 2016-08-26 | 对位结构、显示装置及利用对位结构测量对位精度的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610741821.XA CN106328554B (zh) | 2016-08-26 | 2016-08-26 | 对位结构、显示装置及利用对位结构测量对位精度的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106328554A true CN106328554A (zh) | 2017-01-11 |
CN106328554B CN106328554B (zh) | 2019-05-21 |
Family
ID=57791192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610741821.XA Active CN106328554B (zh) | 2016-08-26 | 2016-08-26 | 对位结构、显示装置及利用对位结构测量对位精度的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106328554B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106773417A (zh) * | 2017-01-17 | 2017-05-31 | 友达光电(昆山)有限公司 | 显示装置 |
CN106960805A (zh) * | 2017-03-09 | 2017-07-18 | 武汉华星光电技术有限公司 | 应用于显示面板的晶体管电性测量方法及装置 |
CN107300799A (zh) * | 2017-08-11 | 2017-10-27 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板标识构件及显示面板 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101349826A (zh) * | 2008-09-04 | 2009-01-21 | 友达光电股份有限公司 | 显示器及测量该显示器对位组立偏移的方法 |
US7642550B2 (en) * | 2006-07-25 | 2010-01-05 | Micron Technology, Inc. | Multi-layer structures for parameter measurement |
CN101728396A (zh) * | 2008-10-10 | 2010-06-09 | 华映视讯(吴江)有限公司 | 薄膜晶体管阵列基板及其制造方法 |
CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
CN103197501A (zh) * | 2013-02-19 | 2013-07-10 | 北京京东方光电科技有限公司 | 一种阵列基板及其制备方法和显示装置 |
CN105446039A (zh) * | 2016-01-04 | 2016-03-30 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
-
2016
- 2016-08-26 CN CN201610741821.XA patent/CN106328554B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7642550B2 (en) * | 2006-07-25 | 2010-01-05 | Micron Technology, Inc. | Multi-layer structures for parameter measurement |
CN101349826A (zh) * | 2008-09-04 | 2009-01-21 | 友达光电股份有限公司 | 显示器及测量该显示器对位组立偏移的方法 |
CN101728396A (zh) * | 2008-10-10 | 2010-06-09 | 华映视讯(吴江)有限公司 | 薄膜晶体管阵列基板及其制造方法 |
CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
CN103197501A (zh) * | 2013-02-19 | 2013-07-10 | 北京京东方光电科技有限公司 | 一种阵列基板及其制备方法和显示装置 |
CN105446039A (zh) * | 2016-01-04 | 2016-03-30 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106773417A (zh) * | 2017-01-17 | 2017-05-31 | 友达光电(昆山)有限公司 | 显示装置 |
CN106773417B (zh) * | 2017-01-17 | 2019-04-12 | 友达光电(昆山)有限公司 | 显示装置 |
CN106960805A (zh) * | 2017-03-09 | 2017-07-18 | 武汉华星光电技术有限公司 | 应用于显示面板的晶体管电性测量方法及装置 |
CN106960805B (zh) * | 2017-03-09 | 2019-11-26 | 武汉华星光电技术有限公司 | 应用于显示面板的晶体管电性测量方法及装置 |
CN107300799A (zh) * | 2017-08-11 | 2017-10-27 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板标识构件及显示面板 |
CN107300799B (zh) * | 2017-08-11 | 2020-09-08 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板标识构件及显示面板 |
Also Published As
Publication number | Publication date |
---|---|
CN106328554B (zh) | 2019-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9735182B2 (en) | Array substrate, display device, and method for manufacturing the array substrate | |
US9818775B2 (en) | Array substrate, manufacturing method thereof, display device, thin-film transistor (TFT) and manufacturing method thereof | |
CN105097675B (zh) | 阵列基板及其制备方法 | |
CN104022126B (zh) | 一种阵列基板、其制作方法及显示装置 | |
CN105702623B (zh) | Tft阵列基板的制作方法 | |
CN104218092B (zh) | 一种薄膜晶体管及其制备方法、阵列基板和显示装置 | |
US20160358951A1 (en) | Tft driving backplane and method of manufacturing the same | |
CN103730475B (zh) | 一种阵列基板及其制造方法、显示装置 | |
CN107331669A (zh) | Tft驱动背板的制作方法 | |
WO2018040578A1 (zh) | 阵列基板及其制造方法、显示面板和显示装置 | |
CN105489552A (zh) | Ltps阵列基板的制作方法 | |
US20170162708A1 (en) | Tft substrates and the manufacturing methods thereof | |
CN107611139B (zh) | 薄膜晶体管阵列基板及制作方法 | |
CN104317097A (zh) | 一种coa基板及其制作方法和显示装置 | |
CN102654703B (zh) | 一种阵列基板及其制造方法、以及显示设备 | |
US9608118B2 (en) | Array substrate, display device and manufacturing method of array substrate | |
WO2019061813A1 (zh) | Esl型tft基板及其制作方法 | |
CN105589276A (zh) | 阵列基板、液晶显示面板及液晶显示装置 | |
CN105374749B (zh) | 一种薄膜晶体管及其制造方法 | |
US20180197960A1 (en) | TFT array substrate, manufacturing method thereof, and liquid crystal display apparatus | |
CN103579356A (zh) | 一种氧化物tft及其制备方法、显示面板和显示装置 | |
CN108447822A (zh) | Ltps tft基板的制作方法 | |
WO2014015636A1 (zh) | 阵列基板及其制备方法、显示装置 | |
CN106328554A (zh) | 对位结构、显示装置及利用对位结构测量对位精度的方法 | |
CN103728803A (zh) | 一种阵列基板及其制造方法、显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |