CN106298870A - 半导体器件的制造方法和半导体器件 - Google Patents
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Abstract
本发明提供了一种半导体器件的制造方法和一种半导体器件，其中，所述制造方法包括：对N型外延层进行刻蚀，以形成第一沟槽；在第一沟槽的衬底表面生长第一氧化层并进行回刻处理，仅保留第一沟槽的侧壁上的第一氧化层；对第一沟槽进行填充处理，形成P型填充区域；对P型填充区域进行刻蚀形成多个第二沟槽；在多个第二沟槽的衬底表面生长第二氧化层并进行回刻处理，仅保留多个第二沟槽的侧壁上的第二氧化层；对多个第二沟槽进行填充处理，形成多个N型填充区域，以形成目标衬底结构，并在目标衬底结构的基础上完成半导体器件的制造。通过本发明的技术方案，能够避免N型和P型之间互扩散，解决了漂移区内电荷分布不平衡的问题。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件的制造方法和一种半导体器件。
背景技术
随着半导体工业成为新兴工业的主流，集成电路已发展成为单一晶粒可以容纳数千万个电晶体的超大型集成电路，但集成电路中的每个组成部分都存在能量损耗，影响了集成电路的效率。为了节约能量，减少例如在直流到直流转换器中所使用的晶体管中的功率损耗尤为重要，其中MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物半导体场效应管)器件就能够通过减小器件的导通电阻来减小功率损耗，但由于击穿电压与导通电阻成反比关系，所以当导通电阻减小时，会产生对击穿电压不利的影响。
为了解决上述问题，引入了超结型功率MOSFET，其包括位于器件有源区以下的交替的P型区和N型区。超结型功率MOSFET中交替的P型区和N型区理想的处于电荷平衡状态，这些区在反向电压条件下相互耗尽，能够更好的耐击穿。超结器件通过P型柱和N型柱的缓冲层的存在来实现一个更好的耐击穿，对于N沟道超结器件来说，目前P型柱的制作方式主要有三种：深槽外延方式(如图1所示)，侧壁倾斜注入方式(如图2所示)，多步外延并光刻注入方式(如图3所示)。其中：
1)深槽外延方式：在制作过程中需使用外延设备以及外延之后的CMP(Chemical Mechanical Polishing，化学机械抛光)设备，成本较高，而且一般的芯片生产厂家不会配备外延设备，量产较难。
2)侧壁倾斜注入方式：制作过程采用注入方式形成P柱，注入以及后续扩散会造成杂质的高斯分布，并且沿注入方向杂质浓度不均匀，这样会造成P型柱和N型柱的缓冲层电荷不平衡，器件电气特性下降。
3)多步外延并光刻注入方式：制作时，光刻注入后再做N型外延，通过热过程将P型注入区连到一起，形成P柱。此种方法工艺繁琐，成本较高，同时光刻对准精度影响太大。
上述三种方法都存在一个问题，由于N型柱和P型柱的互扩散，造成漂移区内电荷分布不均匀，对器件耐压造成严重影响，同时此种结构更易受表面电荷影响，增加了表面击穿机率。
因此，如何避免N型和P型之间互扩散，解决漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，成为亟待解决的问题。
发明内容
本发明正是基于上述问题，提出了一种新的半导体器件的制造方案，能够避免N型和P型之间受互扩散影响，解决了漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，进而提高了半导体器件的电气特性。
有鉴于此，本发明提出了一种半导体器件的制造方法，包括：在形成有N型外延层的衬底上对所述N型外延层进行刻蚀，以形成第一沟槽；在形成有所述第一沟槽的所述衬底表面生长第一氧化层；对所述第一氧化层进行回刻处理，以仅保留所述第一沟槽的侧壁上的所述第一氧化层；对所述第一沟槽进行填充处理，以形成P型填充区域；对所述P型填充区域进行刻蚀处理，以形成多个第二沟槽；在形成有所述多个第二沟槽的所述衬底表面生长第二氧化层并进行回刻处理，以仅保留所述多个第二沟槽的侧壁上的所述第二氧化层；对所述多个第二沟槽进行填充处理，形成多个N型填充区域，以形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
在该技术方案中，首先对N型外延层进行刻蚀，氧化处理和填充，形成P型填充区域，然后对P型填充区域再进行刻蚀，氧化处理和填充，形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造，方法工艺简单，操作方便，稳定性好。通过这一过程，有效的避免N型和P型之间互扩散，解决了漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，进而提高了半导体器件的电气特性。
在上述技术方案中，优选地，形成所述第一沟槽具体包括：在形成有所述N型外延层的所述衬底的上对整个有源区进行刻蚀。
在上述技术方案中，优选地，所述多个第二沟槽等间距分布。
在上述技术方案中，优选地，所述P型填充区域为P型外延层或P型多晶硅。
在上述技术方案中，优选地，在形成所述P型填充区域后，还包括：对形成有所述P型填充区域的所述衬底进行表面平坦化处理。
在上述技术方案中，优选地，所述表面平坦化处理的方式包括：化学机械抛光方式。
在上述技术方案中，优选地，述多个N型填充区域为N型外延层或N型多晶硅。
在上述技术方案中，优选地，所述第一氧化层和所述第二氧化层均为氧化硅层。
在上述技术方案中，优选地，在形成所述多个N型填充区域后，还包括：对形成有所述多个N型填充区域的所述衬底进行回刻处理，以形成所述目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
根据本发明的另一方面，还提出了一种半导体器件，所述半导体器件采用上述任一项技术方案中所述的半导体器件的制造方法制造而成。
通过以上技术方案，能够避免N型和P型之间受互扩散影响，解决了漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，进而提高了半导体器件的电气特性。
附图说明
图1示出了相关技术中半导体器件的深槽外延方式的制造工艺的示意图；
图2示出了相关技术中半导体器件的侧壁倾斜注入方式的制造工艺的示意图；
图3示出了相关技术中半导体器件的多部外延并光刻方式的制造工艺的示意图；
图4示出了根据本发明的实施例的半导体器件的制造方法的示意流程图；
图5A至图5G示出了根据本发明的实施例的半导体器件的制造工艺。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图4示出了根据本发明的实施例的半导体器件的制造方法的示意流程图。
如图4所示，根据本发明的实施例的半导体器件的制造方法，包括：步骤402，在形成有N型外延层的衬底上对所述N型外延层进行刻蚀，以形成第一沟槽；步骤404，在形成有所述第一沟槽的所述衬底表面生长第一氧化层；步骤406，对所述第一氧化层进行回刻处理，以仅保留所述第一沟槽的侧壁上的所述第一氧化层；步骤408，对所述第一沟槽进行填充处理，以形成P型填充区域；步骤410，对所述P型填充区域进行刻蚀处理，以形成多个第二沟槽；步骤412，在形成有所述多个第二沟槽的所述衬底表面生长第二氧化层并进行回刻处理，以仅保留所述多个第二沟槽的侧壁上的所述第二氧化层；步骤414，对所述多个第二沟槽进行填充处理，形成多个N型填充区域，以形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
在该技术方案中，首先对N型外延层进行刻蚀，氧化处理和填充，形成P型填充区域，然后对P型填充区域再进行刻蚀，氧化处理和填充，形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造，方法工艺简单，操作方便，稳定性好。通过这一过程，有效的避免N型和P型之间互扩散，解决了漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，进而提高了半导体器件的电气特性。
在上述技术方案中，优选地，形成所述第一沟槽具体包括：在形成有所述N型外延层的所述衬底的上对整个有源区进行刻蚀。
在上述技术方案中，优选地，所述多个第二沟槽等间距分布。
在上述技术方案中，优选地，所述P型填充区域为P型外延层或P型多晶硅。
在上述技术方案中，优选地，在形成所述P型填充区域后，还包括：对形成有所述P型填充区域的所述衬底进行表面平坦化处理。
在上述技术方案中，优选地，所述表面平坦化处理的方式包括：化学机械抛光方式。
在上述技术方案中，优选地，述多个N型填充区域为N型外延层或N型多晶硅。
在上述技术方案中，优选地，所述第一氧化层和所述第二氧化层均为氧化硅层。
在上述技术方案中，优选地，在形成所述多个N型填充区域后，还包括：对形成有所述多个N型填充区域的所述衬底进行回刻处理，以形成所述目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
下面结合图5A至图5G详细说明根据本发明的实施例的半导体器件的制造工艺。
如图5A所示，在形成有N型外延层的衬底上对所述N型外延层进行刻蚀，以形成第一沟槽502。
如图5B所示，在形成有所述第一沟槽的所述衬底表面生长第一氧化层504。
如图5C所示，对所述第一氧化层进行回刻处理，将底层的氧化层全部刻蚀，仅保留所述第一沟槽的侧壁上的所述第一氧化层504，本例中的第一氧化层504为氧化硅层。
如图5D所示，对所述第一沟槽502进行填充处理，以形成P型填充区域506，本例中P型填充区域506为P型外延层或P型多晶硅，在形成所述P型填充区域506后，对形成有所述P型填充区域506的所述衬底进行表面平坦化处理，表面平坦化处理的方式包括：CMP方式或化学机械抛光式。
如图5E所示，对所述P型填充区域506进行刻蚀处理，以形成多个第二沟槽，此处多个第二沟槽等间距分布，本例形成4个第二沟槽，分别为508A、508B、508C和508D。
如图5F所示，在形成有所述4个第二沟槽508A、508B、508C和508D的所述衬底表面生长第二氧化层并进行回刻处理，以仅保留所述4个第二沟槽508A、508B、508C和508D的侧壁上的所述第二氧化层510，本例中第二氧化层510为氧化硅层。
如图5G所示，对所述4个第二沟槽508A、508B、508C和508D进行填充处理，形成4个N型填充区域512A、512B、512C和512D，本例中N型填充区域512A、512B、512C和512D为N型外延层或N型多晶硅，以形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
以上结合附图详细说明了本发明的技术方案，考虑到相关技术超结器件的制造工艺中，由于N型柱和P型柱的互扩散，造成漂移区内电荷分布不均匀，对器件耐压造成严重影响，同时此种结构更易受表面电荷影响，增加了表面击穿机率。因此，本发明提出了一种新的半导体器件的制造方案，能够避免N型和P型之间受互扩散影响，解决了漂移区内电荷分布不平衡的问题，同时改善表面电荷聚集情况，从而降低表面击穿机率，进而提高了半导体器件的电气特性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
在形成有N型外延层的衬底上对所述N型外延层进行刻蚀，以形成第一沟槽；
在形成有所述第一沟槽的所述衬底表面生长第一氧化层；
对所述第一氧化层进行回刻处理，以仅保留所述第一沟槽的侧壁上的所述第一氧化层；
对所述第一沟槽进行填充处理，以形成P型填充区域；
对所述P型填充区域进行刻蚀处理，以形成多个第二沟槽；
在形成有所述多个第二沟槽的所述衬底表面生长第二氧化层并进行回刻处理，以仅保留所述多个第二沟槽的侧壁上的所述第二氧化层；
对所述多个第二沟槽进行填充处理，形成多个N型填充区域，以形成目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，形成所述第一沟槽具体包括：
在形成有所述N型外延层的所述衬底的上对整个有源区进行刻蚀。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述多个第二沟槽等间距分布。
4.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述P型填充区域为P型外延层或P型多晶硅。
5.根据权利要求2所述的半导体器件的制造方法，其特征在于，在形成所述P型填充区域后，还包括：
对形成有所述P型填充区域的所述衬底进行表面平坦化处理。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，
所述表面平坦化处理的方式包括：化学机械抛光方式。
7.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述多个N型填充区域为N型外延层或N型多晶硅。
8.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述第一氧化层和所述第二氧化层均为氧化硅层。
9.根据权利要求1-8中任一项所述的半导体器件的制造方法，其特征在于，在形成所述多个N型填充区域后，还包括：
对形成有所述多个N型填充区域的所述衬底进行回刻处理，以形成所述目标衬底结构，并在所述目标衬底结构的基础上完成所述半导体器件的制造。
10.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至9中任一项所述的半导体器件的制造方法制造而成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170104 |