CN106257662A - 具有滑动互连结构的半导体封装 - Google Patents

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Abstract

具有滑动互连结构的半导体封装。一种半导体封装包括:第一基板,该第一基板包括在所述第一基板上设置的多个第一连接部;第二基板,该第二基板与第一连接部邻近地设置在第一基板的一部分上,并且包括在所述第二基板上设置的多个导电接触轨;以及多个导电悬臂,所述多个导电悬臂分别与所述导电接触轨的表面接触,使得每个导电悬臂的一个端部电连接到第一连接部中的一个并且另一个端部沿着所述导电接触轨中的一个滑动。

Description

具有滑动互连结构的半导体封装
技术领域
本公开总体上涉及一种半导体封装技术,并且更具体地,涉及一种具有滑动互连结构的半导体封装。
背景技术
便携式电子系统的发展正导致对能够一次处理大量数据的高度集成的半导体器件的需求。响应于移动系统的需求,半导体器件的制造商一直尝试减小半导体器件的封装尺寸。另外,随着可穿戴电子系统成为更常见的物品,制造使得可穿戴电子系统能够更有柔韧性的半导体封装成为了重大的挑战。因此,还要求改进半导体封装的柔韧性。
不仅封装基板而且安装在封装基板上的半导体芯片能够被制造得足够薄,以使得它们在弯曲时将不损坏。因此,即使在诸如半导体芯片和封装基板这样的两种或更多种组件弯曲时也保持它们之间的电连接的互连结构成为了成功制造柔性半导体封装的关键。
发明内容
根据一个实施方式,一种半导体封装包括:第一基板,该第一基板包括设置在所述第一基板上的多个第一连接部;第二基板,该第二基板与第一连接部邻近地设置在第一基板的一部分上,并且包括设置在所述第二基板上的多个导电接触轨;以及多个导电悬臂,所述多个导电悬臂分别与所述导电接触轨的表面接触,使得每个导电悬臂的一个端部电连接到第一连接部中的一个并且另一个端部沿着导电接触轨中的一个滑动。
根据另一个实施方式,一种半导体封装包括第一基板和第二基板。该第一基板包括设置在所述第一基板上的多个导电接触轨。该第二基板包括多个连接突出部,所述多个连接突出部分别与所述导电接触轨的表面接触,使得所述连接突出部沿着所述导电接触轨滑动。
根据另一个实施方式,提供了一种包括半导体封装的存储器卡。该半导体封装包括:第一基板,该第一基板包括设置在所述第一基板上的多个第一连接部;第二基板,该第二基板与第一连接部邻近地设置在第一基板的一部分上,并且包括设置在所述第二基板上的多个导电接触轨;以及多个导电悬臂,所述多个导电悬臂分别与所述导电接触轨的表面接触,使得每个导电悬臂的一个端部电连接到第一连接部中的一个并且另一个端部沿着导电接触轨中的一个滑动。
根据另一个实施方式,提供了一种包括半导体封装的存储器卡。该半导体封装包括第一基板和第二基板。该第一基板包括设置在所述第一基板上的多个导电接触轨。该第二基板包括多个连接突出部,所述多个连接突出部分别与所述导电接触轨的表面接触,使得所述连接突出部沿着所述导电接触轨滑动。
根据另一个实施方式,提供了一种包括半导体封装的电子系统。该半导体封装包括:第一基板,该第一基板包括设置在所述第一基板上的多个第一连接部;第二基板,该第二基板与第一连接部邻近地设置在第一基板的一部分上,并且包括设置在所述第二基板上的多个导电接触轨;以及多个导电悬臂,所述多个导电悬臂分别与所述导电接触轨的表面接触,使得每个导电悬臂的一个端部电连接到第一连接部中的一个并且另一个端部沿着导电接触轨中的一个滑动。
根据另一个实施方式,提供了一种包括半导体封装的电子系统。该半导体封装包括第一基板和第二基板。该第一基板包括设置在所述第一基板上的多个导电接触轨。该第二基板包括多个连接突出部,所述多个连接突出部分别与所述导电接触轨的表面接触,使得所述连接突出部沿着所述导电接触轨滑动。
附图说明
考虑到附图和所附的详细描述,本公开的实施方式将变得更显而易见,其中:
图1、图2和图3是例示了根据一个实施方式的半导体封装的截面图;
图4、图5和图6例示了在根据一个实施方式的半导体封装中采用的导电悬臂;
图7、图8、图9和图10例示了在根据一个实施方式的半导体封装中采用的导电接触轨;
图11、图12和图13是例示了根据一个实施方式的半导体封装的截面图;
图14是例示了在图11的半导体封装中采用的导电接触轨的平面图;
图15是例示了在图11的半导体封装中采用的导电接触轨与导电伸出部之间的接触的截面图;
图16、图17、图18和图19是例示了图11的导电伸出部的截面图和平面图;
图20是例示了根据一个实施方式的半导体封装的截面图;
图21是例示了采用包括根据一个实施方式的封装的存储器卡的电子系统的框图;以及
图22是例示了包括根据一个实施方式的封装的电子系统的框图。
具体实施方式
本文中使用的术语可以对应于在实施方式中考虑它们的功能而选择的词,并且术语的含义可以根据实施方式所属领域的普通技术人员而被解释为不同。如果详细地限定,则术语可以根据限定来解释。除非另外限定,否则本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属技术领域的普通技术人员中的一个通常理解的含义相同的含义。将要理解的是,虽然可以在本文中使用术语第一、第二、第三等来描述各个元件,但是这些元件不应该受这些术语限制。这些术语仅被用来将一个元件与另一个元件区分开。因此,在不脱离本发明构思的教导的情况下,一些实施方式中的第一元件能够在另一些实施方式中被称为第二元件。
半导体封装可以包含诸如半导体芯片这样的电子器件。可以通过使用管芯锯切工序将诸如晶圆这样的半导体基板分离成多个块来获得半导体芯片。半导体芯片可以与存储器芯片或逻辑芯片对应。存储器芯片可以包括在半导体基板上和/或在半导体基板中集成的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括在半导体基板上和/或在半导体基板中集成的逻辑电路。半导体封装可以被应用于诸如移动终端这样的信息/通信系统、与生物技术或健康保健关联的电子系统、或者可穿戴电子系统。
在整个说明书中,相同的附图标记是指相同的元件。因此,即使没有参照一幅图提及或描述一个附图标记,也会参照另一幅图来提及或描述该附图标记。此外,即使在一幅图中未示出一个附图标记,也会在另一幅图中提及或描述该附图标记。
图1例示了根据一个实施方式的半导体封装10,并且图2和图3例示了相对于第一基板109发生相对移位(shift)的第二基板209。
参照图1,半导体封装10可以包括堆叠在另一些基板上的两个或更多个基板。在一个实施方式中,半导体封装10可以包括第一基板109和设置在半导体基板109上的第二基板209。将第一基板109电连接并以信号方式连接(signally connecting)至第二基板209的互连结构可以包括导电接触轨240和导电悬臂320。导电接触轨240的一部分和导电悬臂320的一部分可以被放置成彼此机械的、物理的接触,以在导电接触轨240与导电悬臂320之间建立电连接。
导电悬臂320可以包括设置在导电接触轨240的表面上的探针形部322。探针形部322可以具有栓形状(pin shape)、尖头形状、弯曲形状、或者锥形形状。探针形部322的至少一部分可以与导电接触轨240的表面接触。在一个实施方式中,抵靠导电接触轨240的表面按压探针形部322的机构可以使得探针形部322能够沿着导电接触轨240的表面自由地滑动。
由于导电悬臂320的探针形部322没有固定至导电接触轨240的表面,因此探针形部322可以在保持探针形部322与导电接触轨240的表面之间的电连接的同时,沿着导电接触轨240的表面滑动。也就是说,即使探针形部322的相对位置改变,也可以保持探针形部322与导电接触轨240之间的电连接。即使第二基板209在第一基板109上的位置如图2和图3中所例示地改变,也可以连续地保持探针形部322和导电接触轨240的电连接。因此,可以保持第一基板109与第二基板209之间的电连接。即使半导体封装10按照所谓的“哭形状”或者“笑形状”翘曲(warp),探针形部322也可以沿着导电接触轨240的表面滑动,以保持探针形部322到导电接触轨240的电连接。例如,即使第一基板109和第二基板209中的至少一个翘曲,探针形部322也可以在继续抵靠导电接触轨240的表面按压其本身以保持探针形部322与导电接触轨240的电连接的同时,沿着导电接触轨240的表面滑动。因此,可以连续地保持探针形部322与导电接触轨240之间的电连接。
第一基板109可以是上面安装有半导体芯片的封装基板。封装基板的示例可以包括印刷电路板、嵌入式基板、以及柔性印刷电路板。封装基板可以是能够翘曲或者弯曲的柔性基板。
第一基板109可以包括基板主体100和第一连接部110。基板主体100可以包含诸如包含聚酰亚胺的聚合物材料这样的柔性材料。第一连接部110可以设置在基板主体110的与第二基板209的第一表面201面对的第三表面101上。在一个实施方式中,第二基板209可以包括具有背对第一表面201的第二表面202的半导体芯片主体200。在另一个实施方式中,第二基板209可以包括第二基板主体而不是半导体芯片主体200。第一连接部110可以被设置为由诸如铜(Cu)这样的导电材料组成的迹线图案,并且可以被用作连接到另一个连接构件的接合焊盘(landing pad)。虽然未在图中例示,但是构成信号线的其它迹线图案可以附加地设置在基板主体100的第三表面101上。
第二连接部130可以设置在基板主体100的背对第二基板209的第四表面102上,以具有焊盘形式。第二连接部130可以被设置为将半导体封装10电连接至诸如母板或者其它电子器件这样的外部构件的外部连接端子。虽然未例示,但是诸如凸块或者焊球这样的连接构件可以接合至第二连接部130。
内部连接部120可以形成在第一基板109的基板主体100中,以将第一连接部110连接至第二连接部130。内部连接部120可以包含穿过第一基板109的基板主体100的通孔。第一基板109的基板主体100还可以包括内部迹线图案(未示出),该内部迹线图案构成要电连接至通孔的内部信号线。即,可以在第一基板109的基板主体101中嵌入有内部迹线图案。
半导体封装10可以包括第一基板109和安装在第一基板109上的第二基板209。第二基板209可以按照半导体芯片的形状设置。另选地,第二基板209可以按照包括半导体芯片的另一个封装的形状设置。第二基板209可以包括设置在半导体芯片主体200的第二表面202上的介电层部220。在介电层部220上设置的导电接触轨240可以具有沿着半导体芯片主体200延伸的线性形状、长矩形形状或者条形状。介电层部220可以由介电材料或者绝缘材料形成,以使导电接触轨240与半导体芯片主体200隔离。介电层部220可以由诸如聚酰亚胺(PI)这样的聚合物层或者诸如硅氧化物(SiO2)、硅氮化物(Si3N4)或者硅氮氧化物(SiON)这样的绝缘层形成。
接触连接部210可以形成在介电层部220中,以将导电接触轨240电连接至半导体芯片主体200。接触连接部210可以穿透介电层部220。在一个实施方式中,接触连接部210可以具有与在半导体芯片主体200中形成的集成电路电连接的芯片焊盘的形状。导电接触轨240可以设置在介电层部220上。导电接触轨240可以包括使用再分配层处理而形成的导电图案。例如,导电接触轨240可以由诸如铜(Cu)这样的导电材料形成。
导电接触轨240可以被设置为延伸部,该延伸部与接触连接部210接合并且使接触连接部210延伸到半导体芯片主体200的边缘部分。在一个实施方式中,接触连接部210可以按照中心焊盘的形状设置,并且可以设置在半导体芯片主体200的中心部分处。在一个实施方式中,接触连接部210可以按照边缘焊盘的形状设置,并且可以设置在半导体芯片主体200的一侧或两侧的边缘部分处。另外,包含有介电材料或者绝缘材料的引导部230可以被设置为使在介电层部220上设置的导电接触轨240的至少一部分暴露。引导部230可以是围坝(confining dam),该围坝对导电悬臂320的探针形部322能够在保持与导电接触轨240电连接的同时移动的区域进行限制。
导电悬臂320可以包括在其端部处的探针形部322和在背离该端部的另一端部处的第二连接部323。导电悬臂320可以是板式构件或者线性式构件,该板式构件或者线性式构件包括将第二连接部323和探针形部322连接的主体321。设置在第二基板209上方的导电悬臂320的主体321可以与第二基板209分隔开。导电悬臂320的主体321可以沿着设置在第二基板209上的导电接触轨240延伸的方向延伸。
导电柱310可以将导电悬臂320的第二连接部323连接至第一基板109。导电柱310的一个端部可以连接至第一基板109的第一连接部110,并且导电柱310的另一端部可以连接至第二连接部323,因此导电柱310可以支承导电悬臂320并且将导电悬臂320电连接至第一连接部110。根据一个实施方式的半导体封装10可以包括一个以上的导电柱310。导电柱310可以被固定至第一基板109,以提供使得第二基板209能够被插入到导电悬臂320与第一基板109之间的空间402中的夹子(clip)形状。竖立在第一连接部110上的导电柱310可以由诸如铜(Cu)这样的导电材料形成。导电柱310还可以包括金属凸块、螺柱和栓中的一个或更多个。在一个实施方式中,导电柱310还可以具有覆盖其表面的绝缘层(未示出)。
保护盖400可以附接到导电悬臂。在半导体封装10具有多个导电悬臂320的情况下,保护盖400可以支承悬臂320。导电悬臂320可以包括诸如薄铜(Cu)或者铜合金这样的金属层。导电悬臂320的探针形部322可以通过使导电悬臂320的一部分弯曲来形成,使得探针形部322从导电悬臂320突出以面对导电接触轨240。导电悬臂320可以由具有高弹性极限的金属形成,以便当探针形部322与导电接触轨240接触并且在导电接触轨240上滑动时更耐变形。保护盖400可以由诸如介电材料这样的电绝缘材料形成。保护盖400可以是设置在第一基板109上方的保护帽(cap)400H的一部分,以提供第二基板209要被设置的内部空间402。保护帽400H可以通过将保护帽400H的端部设置在竖立于第一基板109上的导电柱310上方来提供内部空间402,该内部空间402使得第二基板209能够在该内部空间402中移动。保护帽400H可以由介电材料或者绝缘材料形成。在一些实施方式中,保护帽400H可以由金属材料形成。半导体封装10还可以包括表面401上的附加绝缘构件(未示出),以使导电悬臂320绝缘。
支承导电悬臂320的保护盖400或者保护帽400H可以施加压力,使得导电悬臂320的探针形部322的一个或更多个部分(例如,尖头)可以被设置与导电接触轨240的表面接触。可以将第二基板209插入到到形成在保护盖400或者保护帽400H下方的内部空间402中,并且导电悬臂320按压导电接触轨240。结果,第二基板209可以保持其在第一基板109上的位置。如图2和图3中所例示,即使第二基板209沿着第一基板109的表面移动,导电悬臂320也可以继续施加压力,并因此导电悬臂320的探针形部322的一个或更多个部分可以继续被设置与导电接触轨240接触。
图4至图6例示了图1的导电悬臂320的形状。
参照图4和图1,多个导电悬臂320可以并排设置。导电悬臂320可以彼此分隔开,以将不同的信号承载到图1的第二基板209,并且多个导电柱310和多个第一连接部110可以被设置成与导电悬臂320中的每一个对应。与每个导电悬臂320的第二连接部323对应的第一连接部110可以并排布置在第一基板109的第三表面101上。第二连接部323可以具有接合焊盘形状。导电柱310中的每一个可以具有底端部311和上端部312。底端部311连接至第一连接部110,并且每个导电悬臂320的第二连接部323连接至上端部312,使得导电悬臂320可以连接至第一基板109的第三表面101。
参照图5和图4,可以形成保护盖400,该保护盖400具有与在与导电悬臂320的探针形部322突出的方向相反的方向上暴露的表面324对应的表面401,并且导电悬臂320的表面324可以接合到保护盖400的表面401,使得可以支承导电悬臂320。如例示了图5的在方向A上的特征的图6中所例示,导电悬臂320可以彼此并排且相邻地设置在保护盖400上。
图7至图10示出了图1的导电接触轨240。
参照图7和图1,多个导电接触轨240可以设置在第二基板209上,使得导电接触轨240中的每一个沿着特定方向并排地延伸。如图10中所例示,导电接触轨240可以被设置成与穿透介电层部220的接触连接部210交叠,以电连接至图1的接触连接部210和半导体芯片主体200。在一个实施方式中,各自具有中心焊盘形状的一个或更多个接触连接部210可以在第二基板209的中心上设置为一行。在一个实施方式中,具有线性形状的每个导电接触轨240可以与接触连接部210中的一个交叠。导电悬臂320中的每一个可以与导电接触轨240中的一个接触。可以使得导电悬臂320能够沿着导电接触轨240延伸的方向滑动。
参照图9,导电接触轨240可以通过引导部230彼此隔离,并且每个导电接触轨240的至少一部分可以通过引导部230暴露。引导部230可以是提供使每个导电接触轨240的表面暴露的引导槽(guide trench)231作为开口部分的介电层图案。如示出了沿着图7的Y-Y’线截取的截面的图8中所例示,形成每个导电接触轨240的导电层图案可以设置在引导槽231的底部上,并且引导部230中的每一个可以比导电层图案厚。结果,凹槽的引导槽231可以形成在导电接触轨240的表面上。
引导部230可以具有比导电接触轨240的表面的高度高的高度。如图9中所示出,引导部230可以使得导电悬臂320的探针形部322能够沿着引导槽231移动,并且防止导电悬臂320的探针形部322从引导槽231出来。介电层部220和提供引导槽231的引导部230可以由堆叠在另一层上的多个层形成。另选地,引导部230和介电层部220可以被形成为具有引导槽231的单层。在引导槽231中形成的引导部230的两侧可以防止导电悬臂320从引导槽231出来。
图11示出了根据一个实施方式的半导体封装20,并且图12和图13示出了第二基板2209相对于第一基板2109发生了移位的情况。
参照图11,半导体封装20可以包括第一基板2109和设置在第一基板2109上方的第二基板2209。与第一基板2109和第二基板2209电连接并以信号方式连接的互连结构可以被设置为包括导电接触轨2110和导电伸出部2230。导电接触轨2110和导电伸出部2230可以包括可在没有失去其电连接的情况下移动的特定部分。导电伸出部2230的尖端部分可以具有尖头形状,并且可以被设置与导电接触轨2110的表面接触。
由于导电伸出部2230的尖端部分没有被固定至导电接触轨2110的表面,因此它可以在没有失去与导电接触轨2110的电连接的情况下沿着导电接触轨2110的表面滑动。即使第二基板2209相对于第一基板2109的相对位置改变,每个导电伸出部2230的尖端部分也可以在导电接触轨2110上移动的同时保持与导电接触轨2110接触。因此,第一基板2109可以保持电连接至第二基板2209。不管第二基板2209的与第一基板2109和第二基板2209中的任一个或两者的翘曲关联的相对位移如何,导电伸出部2230的尖端部分都可以沿着导电接触轨2110的表面滑动,以保持与导电接触轨2210的表面接触,并因此保持它们之间的电连接。
第一基板2109可以是上面安装有半导体芯片的封装基板。封装基板可以是印刷电路板、嵌入式基板、或者柔性印刷电路板。封装基板可以是具有使得封装基板能够翘曲或者弯曲的柔韧性的基板。
第一基板2109可以包含由诸如聚酰亚胺这样的柔性材料(例如,聚合物材料)形成的基板主体2100,并且可以包括用于与基板主体2100的面对第二基板2209的第一表面2202的第三表面2101的电连接的导电接触轨2110。第二基板2209可以包括具有背对第一表面2201的第二表面2202的半导体芯片主体2200。导电接触轨2110可以由诸如铜(Cu)这样的导电材料的层或者金属层形成。在一个实施方式中,导电封装20还可以包括另外的迹线图案。虽然未例示,但是半导体封装20还可以包括与基板主体2100的第三表面2101上的导电接触轨2110连接或者与该导电接触轨2110分隔开的互连图案。
第二连接部2130可以设置在第一基板主体2100的背对第三表面2101的第四表面2102上。在一个实施方式中,第二连接部2130可以具有焊盘形状。第二连接部2130可以被设置为将半导体封装20与诸如母板或者其它电子器件这样的其它外部构件连接的外部连接端子。虽然未例示,但是第二连接部2130可以由诸如凸块或者焊球这样的连接构件形成。
内部连接部2120可以形成在第一基板2109的主体2100中,以将导电接触轨2110连接至第二连接部2130。内部连接部2120可以被设置为在第一基板2109的主体2100内部形成的通孔形状。第一基板2109的主体2100还可以包括内部迹线图案(未示出),该内部迹线图案构成将电连接至通孔的内部信号线。
导电接触轨2110可以设置在第一基板2109的第三表面2101上。导电接触轨2110可以具有沿着第一基板2109的主体2100延伸的线性形状、长矩形形状、或者条形状。多个导电接触轨2110可以并排地设置以形成一列,并且如图11中所例示,两个导电接触轨2110可以彼此分开地并排设置以形成两列。导电接触轨2110中的每一个可以被设置为包括诸如铜(Cu)这样的导电层的导电图案。另外,将导电接触轨2110彼此分离的引导部2140可以设置在第二基板2109的第三表面2101上。引导部2140可以由介电材料或者绝缘材料形成。引导部2140中的每一个可以包括诸如聚酰亚胺(PI)这样的聚合物层,或者包括包含硅氧化物(SiO2)、硅氮化物(Si3N4)和硅氮氧化物(SiON)在内的绝缘层。引导部2140可以提供使导电接触轨2110的至少一部分暴露的槽2141。引导部2140可以比导电接触轨2110厚。如图12或图13中所例示,引导部2140可以防止导电伸出部2230在导电伸出部2230沿着导电接触轨2110滑动时从导电接触轨2110出来。由于引导部2140提供了防止导电伸出部2230从导电接触轨2110出来的机构,因此可以根据导电接触轨2110的长度来确定第二基板2209可以移动所达到的极限。
半导体封装20可以包括第一基板2109和安装在第一基板2109上的第二基板2209。第二基板2209可以是半导体芯片。另选地,第二基板2209可以是包含有半导体芯片的另一个封装。导电伸出部2230从半导体芯片主体2200的朝向第一基板2109的第一表面2202伸出。导电伸出部2230可以被固定到设置在半导体芯片主体2200的第一表面2202上的接触连接部2210。接触连接部2210可以具有与半导体芯片主体2200中的集成电路电连接的芯片焊盘形状。
在接触连接部2210按照中心焊盘类型设置的情况下,从接触连接部2210伸出的导电伸出部2230可以被设置在半导体芯片主体2200的中心部分中。如果接触连接部2210设置在两个侧部边缘处以形成两列,则导电伸出部2230可以被分离到半导体芯片主体2200的两个侧部边缘中。每个导电接触轨2110都可以被分配给导电伸出部2230中的一个。因此,如果导电伸出部2230被布置为两列,则多个导电接触轨2110也可以被布置为两列。导电伸出部2230可以是导电柱、延伸的金属凸块、螺柱或栓。
图14示出了图11的导电接触轨2110的平面图。
参照图14和图11,导电接触轨2110可以设置在第一基板2109上,使得导电接触轨2110中的每一个沿着特定方向并排地延伸。导电接触轨2110可以彼此分隔开以形成两列。导电接触轨2110可以具有在彼此相同的方向上延伸的形状。
图15示出了图11的导电接触轨2110与导电伸出部2230之间的接触。
参照图15和图14,第二基板2209可以放置在第一基板2109上,使得每个导电伸出部2230的端部与导电接触轨2110的表面接触。引导部2140可以使导电接触轨2110中的每一个分离,使得导电接触轨2110的表面部分被暴露。引导部2140可以被形成为提供使每个导电接触轨2110的表面暴露的引导槽2141作为开口的介电层图案。形成每个导电接触轨2110的导电层图案可以设置在引导槽2141的底部上。引导槽2140可以比导电层图案厚。结果,引导槽2141可以具有在导电接触轨2110的表面上形成的凹槽形状。
引导部2140可以具有比导电接触轨2110的表面的高度高的高度。引导部2140可以防止沿着引导槽2141移动的导电伸出部2230的端部从引导槽2141出来。
图16至图19示出了导电伸出部2230。
参照图16和图17以及图11,接触连接部2210可以按照边缘焊盘形状设置在第二基板2209的半导体芯片主体2200的第一表面2202上。接触连接部2210可以具有半导体芯片主体2200的两个侧部边缘形成两列的形状。
参照图18和图19,导电伸出部2230可以形成在接触连接部2210上,使得导电伸出部2230从接触连接部2210伸出。导电伸出部2230可以是从接触连接部2210延伸的构件。导电伸出部2230可以具有比接触连接部2210长的导电柱的形状。导电伸出部2230可以是金属凸块、螺柱或者栓。
图20示出了保护图11的第二基板2209的保护帽部2400H。
参照图20和图11,半导体封装20还可以包括在第一基板2109上的保护帽部2400H,以提供第二基板2209将被设置的内部空间2401。保护帽部2400H的端部可以被固定至第一基板2109,并且保护帽部2400H可以提供内部空间2401,并且可以按照使得第二基板2209能够在内部空间2401中移动的形状来设置保护帽部2400。保护帽部2400H可以由介电材料或者绝缘材料形成。在一些实施方式中,保护帽部2400H可以由金属材料形成。
支承第二基板2209的保护帽部2400可以施加力,以使得每个导电伸出部2230的尖端部可以保持与导电接触轨2110的表面接触。另外,从该表面突出的一个或更多个按压(pressing)突出部2410可以设置在保护帽部2400H的上部内表面2408处。由柔性材料形成的按压突出部2410可以提供力,以使得第二基板2209被推向第一基板2109。结果,当第二基板2209被插入到由保护帽部2400H提供的内部空间2401中时,第二基板2209可以在没有失去与第一基板2109之间的电连接的情况下仍然设置在第一基板2109上。如图12和图13中所示,即使第二基板2209沿着第一基板2109的表面移动,按压第二基板2209的力也可以被连续地施加,导电伸出部2230可以在沿着导电接触轨2110的表面滑动的同时保持与导电接触轨2110接触。
图21是例示了包括具有根据一个实施方式的至少一个半导体器件的存储器卡7800的电子系统的框图。存储器卡7800包括存储器7810(例如,非易失性存储器件)和存储器控制器7820。存储器卡7800可以存储数据或者读取所存储的数据。存储器7810和/或存储器控制器7820可以包括在根据一个实施方式的嵌入式封装中设置的一个或更多个半导体芯片。
存储器7810可以包括应用了本发明的实施方式的技术的存储器件。存储器控制器7820可以响应于来自主机7830的读取请求和写入请求来控制存储器7810的读取操作和写入操作。
图22是例示了包括根据一个实施方式的至少一个器件的电子系统8710的框图。电子系统8710可以包括经由提供信号路径的总线8715彼此连接的控制器8711、输入/输出单元8712和存储器8713。
在一个实施方式中,控制器8711可以包括微处理器、数字信号处理器和微控制器中的一个或更多个。不仅存储器8713而且控制器8711可以包括根据本公开的实施方式的半导体封装中的一种或更多种。输入/输出单元8712可以包括在小键盘、键盘、显示器件和触摸屏中选择的至少一个。存储器8713是用于存储数据的器件。存储器8713可以存储将由控制器8711执行的数据和/或命令。
存储器8713可以包括诸如DRAM这样的易失性存储器件和/或诸如闪速存储器这样的非易失性存储器件。例如,闪速存储器可以被安装到诸如移动终端或台式计算机这样的信息处理系统上。闪速存储器可以构成固态硬盘(SSD)。在该情况下,电子系统8710可以将大量的数据稳定地存储在闪速存储器系统中。
电子系统8710还可以包括接口8714,该接口8714向通信网络发送数据并且从通信网络接收数据。接口8714可以是有线类型的或者无线类型的。例如,接口8714可以包括天线、有线收发器或者无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业计算机、或者执行多种功能的逻辑系统。例如,移动系统可以是下面的项中的任何一个:个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储器卡、数字音乐系统、以及信息发送/接收系统。
如果电子系统8710是能够执行无线通信的设备,则电子系统8710可以在诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、增强型时分多址(E-TDMA)、宽带码分多址(WCDMA)、CDMA2000、长期演进(LTE)和无线宽带互联网(Wibro)这样的通信系统中使用。
出于例示的目的,已经在上文公开了本公开的实施方式。本领域技术人员将要领会的是,能够在不脱离本公开的如所附的权利要求公开的范围和精神的情况下进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2015年6月19日在韩国知识产权局提交的韩国申请No.10-2015-0087726的优先权,该韩国申请通过引用全部被并入到本文中。

Claims (20)

1.一种半导体封装,该半导体封装包括:
第一基板,所述第一基板包括在所述第一基板上设置的多个第一连接部;
第二基板,所述第二基板包括在所述第二基板上设置的多个导电接触轨,其中,所述第二基板与所述第一连接部邻近地放置在所述第一基板上方;以及
多个导电悬臂,每个导电悬臂的一个端部电连接至所述第一连接部,其中,每个导电悬臂的另一端部在沿着所述导电接触轨的表面滑动的同时保持与所述导电接触轨的所述表面接触。
2.根据权利要求1所述的半导体封装,其中,所述第二基板包括:
半导体芯片主体,所述半导体芯片主体具有面对所述第一基板的第一表面和背对所述第一基板的第二表面;
介电层部,所述介电层部覆盖所述半导体芯片主体的所述第二表面,其中,所述导电接触轨位于所述介电层部上;以及
接触连接部,所述接触连接部穿透所述介电层部,以将所述导电接触轨中的每一个连接至所述半导体芯片主体。
3.根据权利要求2所述的半导体封装,该半导体封装还包括引导部,所述引导部设置在所述介电层部上,以使所述导电接触轨暴露,其中,
所述引导部提供使所述导电接触轨的所述表面暴露的引导槽;
所述引导槽使得所述导电悬臂的所述另一端部能够沿着所述导电接触轨滑动;并且
所述引导部将所述导电接触轨彼此隔离。
4.根据权利要求3所述的半导体封装,其中,所述引导槽中的每一个具有沿着所述半导体芯片主体的所述第二表面在一个方向上延伸的线形状,并且多个所述引导槽彼此平行地并排设置。
5.根据权利要求1所述的半导体封装,其中,所述导电悬臂中的每一个包括:
主体,所述主体设置在所述第二基板上方,并且沿着所述第二基板的所述表面延伸,以将所述端部连接至所述另一端部;以及
探针形部,所述探针形部在所述另一端部处从所述主体朝向所述导电接触轨的所述表面突出,并且按压所述导电接触轨的所述表面。
6.根据权利要求5所述的半导体封装,其中,所述导电悬臂的所述主体在所述导电接触轨延伸的方向上延伸。
7.根据权利要求5所述的半导体封装,该半导体封装还包括多个导电柱,所述多个导电柱具有两个端部,其中,
所述导电柱的一个端部连接至所述导电悬臂的端部,以使所述导电悬臂固定;并且
所述导电柱的另一个端部被固定至所述第一连接部,并且将所述导电悬臂电连接至所述第一连接部。
8.根据权利要求7所述的半导体封装,其中,所述导电柱具有夹子形状,所述夹子形状使所述导电悬臂固定至所述第一基板,并且使得所述第二基板能够被插入到所述导电悬臂与所述第一基板之间的空间中。
9.根据权利要求5所述的半导体封装,该半导体封装还包括保护盖部,所述保护盖部被配置为支承所述导电悬臂,其中,所述导电悬臂被固定至所述保护盖部的表面。
10.根据权利要求9所述的半导体封装,该半导体封装还包括保护帽部,所述保护帽部被固定至所述第一基板,其中,所述保护盖部延伸以提供内部空间,并且所述第二基板设置在所述内部空间中。
11.根据权利要求1所述的半导体封装,其中,所述第一基板还包括:
第二连接部,所述第二连接部位于背对第三表面的第四表面上,在所述第三表面上设置有所述第一连接部;以及
内部连接部,所述内部连接部穿透所述第一基板的主体,并且将所述第一连接部连接至所述第二连接部。
12.根据权利要求1所述的半导体封装,其中,所述第二基板包括半导体芯片,并且所述第一基板包括封装基板,在所述封装基板上安装有所述半导体芯片。
13.一种半导体封装,该半导体封装包括:
第一基板,所述第一基板包括在所述第一基板上设置的多个导电接触轨;以及
第二基板,所述第二基板包括多个导电伸出部,所述多个导电伸出部分别被设置为与所述导电接触轨的表面接触,使得在没有失去所述导电伸出部与所述导电接触轨之间的电连接的情况下所述导电伸出部沿着所述导电接触轨滑动。
14.根据权利要求13所述的半导体封装,其中,
所述第二基板包括半导体芯片主体,所述半导体芯片主体具有面对所述第一基板的第一表面和背对所述第一基板的第二表面;并且
所述导电伸出部中的每一个从所述第一表面朝向所述第一基板伸出。
15.根据权利要求14所述的半导体封装,其中,所述导电伸出部设置在所述半导体芯片主体的两个侧部边缘处,以形成两列。
16.根据权利要求15所述的半导体封装,其中,所述导电接触轨在面对所述导电伸出部中的每一个的位置处并排地设置为两列。
17.根据权利要求16所述的半导体封装,其中,所述导电接触轨中的每一个具有在与所述第二基板交叠的部分外侧从面对所述导电伸出部中的每一个的所述位置延伸的线形状。
18.根据权利要求13所述的半导体封装,其中,所述第一基板还包括:
封装基板主体,所述封装基板主体具有面对所述第二基板的第三表面和背对所述第二基板的第四表面;以及
引导部,所述引导部被配置为覆盖所述封装基板主体的所述第三表面,通过设置使所述导电接触轨的所述表面暴露的凹的引导槽来使得所述导电伸出部的端部能够沿着所述导电接触轨滑动,并且使所述导电接触轨彼此隔离。
19.根据权利要求18所述的半导体封装,其中,所述第一基板还包括:
外部连接部,所述外部连接部设置在所述封装基板主体的所述第四表面上;以及
内部连接部,所述内部连接部穿透所述第一基板的主体,并且将所述导电接触轨连接至所述外部连接部。
20.根据权利要求13所述的半导体封装,该半导体封装还包括保护帽部,所述保护帽部被固定至所述第一基板以提供内部空间,所述第二基板将被设置在所述内部空间中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102652872B1 (ko) 2018-09-04 2024-04-02 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1194459A (zh) * 1997-03-21 1998-09-30 三菱电机株式会社 半导体器件的封装体
CN1953277A (zh) * 2005-10-17 2007-04-25 富士康(昆山)电脑接插件有限公司 电连接器
CN101268548A (zh) * 2004-06-25 2008-09-17 德塞拉股份有限公司 微电子封装及其方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410227A (en) * 1981-05-08 1983-10-18 Trigon Industries, Inc. Tri-state contactor assembly for electronic device package test handler
US5691649A (en) 1991-06-04 1997-11-25 Micron Technology, Inc. Carrier having slide connectors for testing unpackaged semiconductor dice
US6184576B1 (en) * 1998-09-21 2001-02-06 Advantest Corp. Packaging and interconnection of contact structure
US6980017B1 (en) * 1999-03-10 2005-12-27 Micron Technology, Inc. Test interconnect for bumped semiconductor components and method of fabrication
US7435108B1 (en) * 1999-07-30 2008-10-14 Formfactor, Inc. Variable width resilient conductive contact structures
KR100380223B1 (ko) 2001-05-16 2003-04-18 주식회사 아큐텍반도체기술 반도체의 에어 캐비티 패키지 및 그 패키징 방법
WO2004034068A2 (en) * 2002-10-10 2004-04-22 Advantest Corporation Contact structure and production method thereof and probe contact assembly using same
US7278855B2 (en) * 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
US9536815B2 (en) * 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
CN202799522U (zh) * 2012-07-28 2013-03-13 中山大洋电机制造有限公司 一种电机控制器结构
EP2960991B1 (en) * 2013-02-22 2022-06-08 Furukawa Electric Co., Ltd. Terminal connection band, method for producing crimped terminal, wire crimping device, and wire crimping method
US9385099B2 (en) * 2014-03-28 2016-07-05 Nxp, B.V. Die interconnect
US9832876B2 (en) * 2014-12-18 2017-11-28 Intel Corporation CPU package substrates with removable memory mechanical interfaces

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1194459A (zh) * 1997-03-21 1998-09-30 三菱电机株式会社 半导体器件的封装体
CN101268548A (zh) * 2004-06-25 2008-09-17 德塞拉股份有限公司 微电子封装及其方法
CN1953277A (zh) * 2005-10-17 2007-04-25 富士康(昆山)电脑接插件有限公司 电连接器

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