CN106253892B - 缓冲器电路 - Google Patents

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Abstract

本发明实施例公开了缓冲器电路，其包括：第一信号晶体管；电流源，电流源的第一端被耦接至第一信号晶体管的第一端，电流源的第二端被耦接至第一晶体管的控制端；第二信号晶体管，第二信号晶体管的第二端被耦接至电流源的第二端，第二信号晶体管的第一端被耦接至第一信号晶体管的第二端；第三信号晶体管，第三信号晶体管的第二端被耦接至第二信号晶体管的第一端；缓冲器输入端；第一偏置电路，将缓冲器输入端交流耦接至第二信号晶体管的控制端；第二偏置电路，将第二信号晶体管的第二端交流耦接至第三信号晶体管的控制端；以及缓冲器输出端，被耦接至第二信号晶体管的第一端。本发明实施例的缓冲器电路可以更低的功率消耗来驱动一个低阻抗负载。

Description

缓冲器电路
本发明根据35U.S.C.119要求申请日为2015年6月9日，专利号为62/172,815的美国临时专利的优先权，该美国专利的全部内容均包含在本发明中。
【技术领域】
本发明涉及电路技术领域，尤其涉及一种缓冲器电路。
【背景技术】
缓冲器电路(buffer circuit)的一部分用途包括：接收差分输入(differentialinput)信号，传输所述信号并由此产生一个单端(single-ended)输出信号，并向一个低阻抗负载(low impedance load)驱动(driving)所述单端输出信号。所述缓冲器电路的操作是非常线性的(linear)。在宽范围的(a wide range)的输入功率上，所述缓冲器将自信地传输所述信号而不会形成任何显著的失真(distortion)分量。各种不同的缓冲器电路，及与放大器电路的结合，可被用于实现一个总的缓冲器，该总的缓冲器具有期望的特性和性能。
图1(现有技术)为可用于实现所述总的缓冲器的一种类型的电路的电路图。电路1为一个共漏极电路(common drain circuit)(也可称之为“源极跟随器”)。由于电路1包括低输出阻抗、高输入阻抗、以及大的电流增益，电路1适合于驱动一个低阻抗负载。所述输出阻抗约等于1/gm，其中，所述gm为场效应晶体管(field effect transistor)2的跨导(transconductance)。电压输出信号跨越发展在电流源负载3上。然而，所述电路，仅能接收单端信号。因此，当该电路(电路1)被用于前述的用途，即输入信号为差分输入信号，则另一个前级(preceding stage)电路被用于接收所述差分输入信号，并将所述差分输入信号转换为可提供给所述源极跟随器电路1的输入端4的单端信号VIN。所述源极跟随器电路1通过其输出端5顺序(in turn)将单端输出信号VOUT提供给所述低阻抗负载。
图2(现有技术)为一个改进后的具有更低输出阻抗的源极跟随器6的电路图。图2中的所述电路6称之为超级源极跟随器(super source follower)。如同图1中的源极跟随器的情形，第一晶体管7处于共漏极配置(common drain configuration)。电容器8和电阻器9为一个偏置电路(biasing circuit)。输入引线(lead)10处的输入信号VIN的交流分量通过电容器8被交流耦接至所述第一晶体管7的栅极。电阻器9允许所述第一晶体管7的栅极直流偏置到第一电压VBIAS1。晶体管11以运行在图1中的源极跟随器电路1中的电流源3差不多的方式作用为电流源。与图1中的源极跟随器电路1相比，图2中的超级源极跟随器电路包括一个额外的作为电流源的P沟道场效应晶体管12，以及一个额外的P沟道场效应晶体管13。这些元件使所述总电路的输出阻抗减小到大约1/(gm1*(1+gm2*ro12))，其中，gm1为晶体管7的跨导，gm2为晶体管13的跨导，ro12为晶体管12的输出阻抗。如同图1中的源极跟随器的情形，当使用图2中的超级源极跟随器电路6，则前级差分到单端(Differential to Single-Ended，D2S)电路将被用于提供一个单端信号给所述超级源极跟随器电路6的输入引线10。超级源极跟随器电路6通过其输出端14提供单端输出信号给所述低阻抗负载。
图3(现有技术)为另一个缓冲器电路15的电路图，该缓冲器电路15可考虑用来接收差分输入信号并输出单端信号给低阻抗负载。不同于接收差分输入信号映射到第一级来输出单端信号以便第二级源极跟随器或超级源极跟随器可接收单端输入信号，图3中的电路15可直接接收所述差分输入信号到输入端16和17。图3中的电路15输出差分输出信号给输出端18和19。所述差分输入信号由N沟道场效应晶体管20和21接收。N沟道场效应晶体管22作用为信号N沟道晶体管20的电流源负载。N沟道场效应晶体管23作用为信号N沟道晶体管21的电流源负载。但是，图3中电路15输出差分信号。当图3中的电路被用于前述需要单端输出信号的应用，则需要使用第二差分到单端级来将电路15输出的差分输出信号转换为需要驱动低阻抗负载的单端信号。该第二差分到单端级需要消耗额外的功率。另外，所述第二差分到单端级可能没有充足的低输出阻抗来驱动所述具有足够线性度的低阻抗负载。然而，为了不过度损失缓冲器线性度，需要第三级驱动所述低阻抗负载。因此，图3中的电路(其缓冲器在宽范围的输出功率等级上将会非常地线性)并不适合用于驱动一个单端信号到一个低阻抗负载。
图4(现有技术)为图3的电路的一个改进版本的电路图。图4中的电路24涉及一种差分混合电压缓冲器(Differential Hybrid Voltage Buffer，DHVB)。差分输入信号被接收到输入引线25和26。所述电路(图4中的电路)产生差分输出信号并通过输出引线27和28输出。输入信号的VIN+分量不仅仅如图3那样被接收到N沟道场效应晶体管29的栅极，而且是可控制N沟道场效应晶体管30处于信号放大功能的合适的相位。因此，晶体管30不仅仅如在图3中的电路那样作为电流源负载，而是被用于信号放大。同样的，输入信号的VIN-分量不仅仅如图3那样被接收到N沟道场效应晶体管31，而是被用于控制N沟道场效应晶体管32的合适的相。因此，N沟道晶体管32不仅仅如在图3中的电路那样作为电流源负载，而是在图4中操作为一个放大器并作用于所述输出信号。N沟道晶体管29和31为共漏极配置。N沟道晶体管30和32为共源极配置。由于图4中的缓冲器电路为两个电路结构的混合，该电路被称之为差分混合电压缓冲器(Differential Hybrid Voltage Buffer，DHVB)电路。当图3和图4的电路使用相同的电源电压，具有相同的晶体管尺寸，以及用于驱动相同的负载，与图3的电路相比，对于一个给定的电源电压和晶体管尺寸，由于图4中的四个晶体管均操作为放大器，图4中的电路将输出一个更高的输出电压摆幅(output voltage swing)。另外，可看到图4的电路中的一个腿部(leg)上的信号具有两个分量。其中一个分量是由于共源极配置晶体管被所述差分信号的一部分驱动，另一个分量是由于共漏极配置晶体管被所述差分信号的另一部分驱动。由于所述DHVB电路合并了来自VIN+的所述共源极级的反相后的信号和来自VIN-的所述源极跟随器级的未反相的信号，其与图3的电路15相比可获得更高的增益和更低的噪声因数(Noise Figure，NF)。在图4的DHVB电路中，由于将所述共源极晶体管的反相后的信号和所述源极跟随器晶体管的未反相的信号进行了合并，其可部分抵消输出电流的三阶导数(gm〞)。因为电路的线性度受gm〞的非线性度所主导，DHVB电路可展示出显著的线性度改善并同时获得低的功率消耗。
很遗憾，如同图3中的差分信号电路15，当图4中的电路24被用于前面提到的应用，为了将电路24的差分输出转换为需要驱动所述低阻抗负载的单端输出信号，则需要另外的一个或多个级。图4中的DHVB电路24输出差分输出信号，因此其通常不适用于这样的应用：电路是用于接收差分输入并将要驱动单端输出信号到低阻抗负载，以这样的方式所述电路在宽范围的输出功率上高度线性。
【发明内容】
有鉴于此，本发明提供缓冲器电路。
本发明提供一种缓冲器电路，其可包括：包括第一端、控制端以及第二端的第一信号晶体管；包括第一端和第二端的电流源，其中，所述电流源的所述第一端被耦接至所述第一信号晶体管的所述第一端，所述电流源的所述第二端被耦接至所述第一晶体管的所述控制端；包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端被耦接至所述电流源的所述第二端，所述第二信号晶体管的所述第一端被耦接至所述第一信号晶体管的所述第二端；包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端被耦接至所述第二信号晶体管的所述第一端；缓冲器输入端；第一偏置电路，将所述缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；第二偏置电路，将所述第二信号晶体管的所述第二端交流耦接至所述第三信号晶体管的所述控制端；以及缓冲器输出端，被耦接至所述第二信号晶体管的所述第一端。
本发明提供另一种缓冲器电路，其可包括：包括第一端、控制端以及第二端的第一信号晶体管；包括第一端和第二端的电流源，其中，所述电流源的所述第一端被耦接至所述第一信号晶体管的所述第一端，所述电流源的所述第二端被耦接至所述第一晶体管的所述控制端；包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端被耦接至所述电流源的所述第二端，所述第二信号晶体管的所述第一端被耦接至所述第一信号晶体管的所述第二端；包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端被耦接至所述第二信号晶体管的所述第一端；第一缓冲器输入端；第一偏置电路，将所述第一缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；第二缓冲器输入端；第二偏置电路，将所述第二缓冲器输入端交流耦接至所述第三信号晶体管的所述控制端；缓冲器输出端，被耦接至所述第二信号晶体管的所述第一端。
本发明提供另一种缓冲器电路，其可包括：包括第一端、控制端以及第二端的第一信号晶体管；包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端被耦接至所述第一信号晶体管的所述控制端，所述第二信号晶体管的所述第一端被耦接至所述第一信号晶体管的所述第二端；包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端被耦接至所述第二信号晶体管的所述第一端；包括第一端、控制端以及第二端的第四信号晶体管，其中，所述第四信号晶体管的所述第二端被耦接至所述第二信号晶体管的所述第二端，所述第四信号晶体管的所述第一端被耦接至所述第一信号晶体管的所述第一端；第一缓冲器输入端；第一偏置电路，将所述第一缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；第二缓冲器输入端；第二偏置电路，将所述第二缓冲器输入端交流耦接至所述第三信号晶体管的所述控制端；第三偏置电路，将所述第一缓冲器输入端交流耦接至所述第四信号晶体管的所述控制端；缓冲器输出端，被耦接至所述第二信号晶体管的所述第一端。
基于上述的装置架构，本发明实施例的缓冲器电路可以更低的功率消耗来驱动一个低阻抗负载，并且本发明实施例的缓冲器电路的输出可在宽范围的输入信号功率上达到高度线性。
【附图说明】
图1(现有技术)为可用于实现所述总的缓冲器的一种类型的电路的电路图。
图2(现有技术)为一个改进后的具有更低输出阻抗的源极跟随器的电路图。
图3(现有技术)为另一个缓冲器电路的电路图，该缓冲器电路可考虑用来接收差分输入信号并输出单端信号给低阻抗负载。
图4(现有技术)为图3的电路的一个改进版本的电路图。
图5为依据本发明的一个实施例的射频(Radio Frequency，RF)收发器的电路图。
图6为宽频带高度线性差分到单端及缓冲器电路88的一个更详细的结构图。
图7为D2S电路89的更详细的电路图。
图8为宽频带高度线性缓冲器电路90的更详细的电路图。
图9示出了图8中的宽频带高度线性缓冲器电路90的电压增益VOUT/VIN的一个方程式。
图10示出了图8中的宽频带高度线性缓冲器电路90的电压增益VOUT/VIN的一个方程式。
图11示出了VINT/VIN的一个电压传递函数方程式。
图12为当图2中的传统的超级源极跟随器用于驱动50欧姆的负载时，提供给图2中的传统的超级源极跟随器的VIN信号的输入功率由-20dBm增长到0dBm的过程中，值VINT/VIN的变化曲线图。注意到值VINT/VIN大约为-1.0dB。
图13为当电路90用于驱动50欧姆的负载时，提供给图8中的宽频带高度线性缓冲器电路90的VIN信号的输入功率由-20dBm增长到0dBm的过程中，值VINT/VIN的变化曲线图。
图14为一个功率传输曲线图，所述功率传输曲线图示出了图8中的宽频带高度线性缓冲器电路90相较于图2中的传统的超级源极跟随器电路的线性程度。
图15出了在高输入功率电平下图8中的宽频带高度线性缓冲器电路90的电压增益相较于图2中的传统的超级源极跟随器电路的线性程度的曲线图。
图16为图8中的宽频带高度线性缓冲器电路90和图2中的传统的超级源极跟随器电路的宽频带操作的比较曲线图。
图17为依据本发明的另一个实施例的宽频带高度线性缓冲器电路200的电路图。
图18为依据本发明的另一个实施例的宽频带高度线性缓冲器电路300的电路图。
图19为依据本发明的另一个实施例的射频收发器400的电路图。
图20为依据本发明的另一个实施例的射频收发器500的电路图。
【具体实施方式】
接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。
图5为依据本发明的一个实施例的射频(Radio Frequency，RF)收发器40的电路图。射频收发器40包括天线41、带通滤波器42(可选)、以及，射频收发器电路43。射频收发器电路43包括数字基带部分(Digital Baseband portion，DBB)49。当射频收发器40用于发射，数字基带部分49输出的一连串的数字值被提供给发送链51的数字模拟转换器(Digital-to-Analog Converter，DAC)50。所述发送链51包括所述DAC 50、基带滤波器52、混频器53、变压器54，以及功率放大器(Power Amplifier，PA)55。所述DAC 50将所述一连串的数字值转换为对应的模拟信号，且所述模拟信号被所述基带滤波器52滤波，并通过所述混频器53上变频为射频传输频率。所述上变频后的信号经过(pass through)变压器54并由功率放大器55放大。最终放大后的高功率差分射频信号传输到平衡-不平衡变换器(Balance-unbalance，BALUN)62。BALUN62通过功率放大器将所述差分信号输出转换为单端信号。最终的单端信号从所述BALUN 62开始传输，跨过信号的导线(conductor)，通过开关63，到达带通滤波器42，并通过所述带通滤波器42到达天线41，以便从所述天线41发射出高频率射频信号。射频收发器40在此情形下为WiFi收发器且所发射的信号为处于4.9GHz～5.9GHz频率段的WiFi信号。开关63设置于图示的连接位置以便开关端65耦接至开关端66。当射频收发器40用于接收，开关63被设置为处于另一个连接位置以便开关端66被耦接至开关端67。4.9GHz～5.9GHz的发射WiFi信号被接收至天线41。所接收的信号经过带通滤波器42，并经过开关63，到达接收链72的低噪声放大器71的输入端。所述低噪声放大器71输出放大后的高频率信号到节点和导线73。所述放大后的信号传输到收发器集成电路中的另一个低噪声放大器77。最终的信号被混频器78下变频转换。所述下变频信号被基带滤波器79滤波，且滤波后的差分信号被模拟数字转换器(Analog-to-Digital Converter，ADC)80数字化为一连串的数字值。所述一连串的数字值被提供给数字基带部分49用于进一步在数字域进行处理。所述混频器53和78由本地振荡器(Local Oscillator，LO)信号驱动。所述LO信号由时钟发生器81和相关联的锁相环和本地振荡器(Phase-Locked Loop and LocalOscillator，PLL/LO)电路82所产生。
所述发送链51和功率放大器55尤其展示出大量的非线性度并引入非期望的失真到所述射频输出信号中。通过将一个已知的信号提供给发送链51的输入端实施数字预失真(Digital Pre-Distortion，DPD)技术。由功率放大器55输出的信号连同其包括的任意失真被侦测到。功率放大器55的输出端的信号通过回送信号路径83以高保真(high-fidelity)形式被传输回所述数字处理线路的数字基带部分49。所述回送信号路径83在图5中通过虚线和箭头表示。所述路径起始于功率放大器55的输出端，经过数字预失真回送电路84、低噪声放大器77、下变频转换混频器78、基带滤波器79、模数转换器80，到达数字基带部分49。所述数字预失真功能侦测并确定所述发送链51对所述数字基带部分49输出的信号的失真程度。被所述数字基带部分49输出的信号可以预失真形式被注入所述发送链51，以便当所述发送链51失真所述预失真信号后，所述信号可失真回所期望的信号(非失真信号)。最终的无失真的信号则可自天线41发射出去。
用于所述数字预失真操作的数字预失真回送电路84在所述功率放大器55输出的宽范围的功率上应该是高度线性的。否则，数字预失真回送电路84将引入额外的失真分量到所述回送信号中，所述额外的失真分量将导致所述数字预失真算法不能校正所述功率放大器55的固有失真(intrinsic distortion)。点A处的差分信号的电压振幅可非常广泛，且所述数字预失真回送电路84可在不失真的情形下处理所述信号而不管其振幅。数字预失真回送电路84在所述功率放大器55的整个操作频率范围内应该是高度线性的。所述数字预失真回送电路84从点A接收潜在的高振幅差分信号并产生所述信号的一个单端版本，并在点B将单端信号注入接收链72。所述单端信号在节点73被注入所述接收链72的低输入阻抗。当整个的射频收发器40用于接收，则低噪声放大器71被使能(enabled)。然而，当在数字预失真回送测试时，所述功率放大器55的输出被反馈回数字基带部分49，则低噪声放大器71被禁能(disabled)。作为一个举例，所述低噪声放大器71接收一个数字使能信号EN，该数字使能信号可选择性地使能和禁能所述低噪声放大器71。
所述数字预失真回送电路84包括宽频带高度线性差分到单端及缓冲器电路88。所述宽频带高度线性差分到单端及缓冲器电路88依次包括差分到单端D2S电路89和宽频带高度线性缓冲器电路90。接收至所述D2S电路89的差分信号被所述D2S电路转换为单端信号，所述单端信号由所述宽频带高度线性缓冲器电路90在点B输出。
图6为宽频带高度线性差分到单端及缓冲器电路88的一个更详细的结构图。在点A接收的差分信号由箭头91和92表示，所述差分信号被接收至所述D2S电路89的引线和节点(lead and node)93和94。所述D2S电路89通过输出引线96输出单端信号95至所述宽频带高度线性缓冲器电路90的输入引线97。所述宽频带高度线性缓冲器电路90通过所述输入引线97接收所述单端信号95并在点B通过输出引线99驱动单端信号98至低输入阻抗负载。
图7为D2S电路89的更详细的电路图。P沟道场效应晶体管M1和M2形成电流镜像，并为信号N沟道场效应晶体管M5和M6提供负载。N沟道场效应晶体管M7和M8操作为电流源，并向所述差分对N沟道场效应晶体管M5和M6提供直流(DC)电流。N沟道场效应管M7和M8操作为共源共栅极晶体管(cascode transistors)。晶体管M7和M8增大所述D2S电路的增益并抑制所述N沟道场效应晶体管M5和M6的密勒效应(Miller effect)。可编程电阻器R1DEG和R2DEG用于设置并调整所述D2S电路89的增益。当电阻器R1DEG和R2DEG具有低阻抗，则所述D2S电路89具有较高的增益，当电阻器R1DEG和R2DEG具有较高的阻抗，则所述D2S电路89具有较低的增益。所述D2S电路89通过所述差分输入引线93和94接收差分信号91和92，并通过输出引线96输出所述单端信号95。
图8为宽频带高度线性缓冲器电路90的更详细的电路图。所述宽频带高度线性缓冲器电路90包括第一信号晶体管，第二信号晶体管，第三信号晶体管和电流源。在本实施例中，所述第二信号晶体管由第一N沟通场效应晶体管M9实现，所述第三信号晶体管由第二N沟通场效应晶体管M11实现，所述第一信号晶体管由第一P沟通场效应晶体管M10实现，所述电流源由第二P沟通场效应晶体管M12实现。所述第一信号晶体管(例如，所述第一P沟道场效应晶体管M10)的第一端(例如，源端)100耦接于所述电流源(例如，第二P沟道场效应晶体管M12)的第一端(例如，源端)101，并同时耦接于VDD的电源电压导线102。所述第一信号晶体管(例如，所述第一P沟道场效应晶体管M10)的控制端(例如，栅极)103耦接于所述电流源(例如，第二P沟道场效应晶体管M12)的第二端(例如，漏极)104，并同时耦接于所述第二信号晶体管(例如，第一N沟通场效应晶体管M9)的第二端(例如，漏极)105。所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的第一端(例如，源极)106耦接于所述第三信号晶体管(例如，第二N沟道场效应晶体管M11)的第二端(例如，漏极)107，并同时耦接于所述第一信号晶体管(例如，第一P沟通场效应晶体管M10)的第二端(例如，漏极)108，并同时耦接于所述导线99的输出引线。所述第三信号晶体管(例如，所述第二N沟道场效应晶体管M11)的第一端(例如，源极)109耦接于接地导线110。
第一偏置(bias)电路111将所述输入引线和导线97交流(AC)耦接于导线112和所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的控制端(例如，栅极)113。所述第一偏置电路111包括电容器C1 114和偏置电阻器R1 115。所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)被第一直流偏置电压VBIAS1直流偏置。所述偏置电阻器R1包括第一末端(terminal end)和第二末端。所述偏置电阻器R1的第一末端被耦接于所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的所述控制端(例如，栅极)113。所述偏置电阻器R1的第二末端耦接来自偏置电压发生器电路(未图示)的第一偏置电压VBIAS1。所述电容器C1的第一金属板(plate)被耦接于缓冲器输入引线和导线97。所述电容器C1的第二金属板(plate)被耦接于所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的所述控制端(例如，栅极)113。
第二偏置电路116将节点117(位于所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的第二端(例如，漏极)105)交流耦接于所述第三信号晶体管(例如，所述第二N沟道场效应晶体管M11)的所述控制端(例如，栅极)118。所述第二偏置电路116包括电容器C2 119和偏置电阻器R2 120。所述偏置电阻器R2包括第一末端和第二末端。所述偏置电阻器R2的第一末端被耦接于所述第三信号晶体管(例如，所述第二N沟道场效应晶体管M11)的所述控制端(例如，栅极)118。所述偏置电阻器R2的第二末端耦接来自偏置电压发生器电路的第二偏置电压VBIAS2。所述电容器C2 119的第一金属板(plate)被耦接于节点117以及所述第二信号晶体管(例如，所述第一N沟道场效应晶体管M9)的所述第二端(例如，漏极)105。所述电容器C2 119的第二金属板(plate)被耦接于所述第三信号晶体管(例如，所述第二N沟道场效应晶体管M11)的所述控制端(例如，栅极)118。
所述电流源(例如，)的所述控制端(例如，栅极)121耦接来自偏置电压发生器电路的第三直流偏置电压VBIAS3。所述用于输出所述三个直流偏置电压VBIAS1、VBIAS2和VBIAS3的直流偏置电压发生器电路，在本实施例中可为与绝对温度成正比型(Proportional ToAbsolute Temperature，PTAT)参考电路。
所述第一N沟道场效应晶体管M9的操作类似图2中的超级源极跟随器电路的信号晶体管7的操作。所述第一P沟道场效应晶体管M10的操作类似图2中的超级源极跟随器电路的信号晶体管13的操作。所述第二P沟道场效应晶体管M12以图2中的电流源12类似的方式操作为电流源。所述第一直流偏置电路111操作相似于图2中的超级源极跟随器电路6的电容器8和电阻器9的直流偏置电路。与图2的现有技术的超级源极跟随器不同，宽频带高度线性缓冲器电路90包括第二偏置电路116。图2中的超级源极跟随器电路6中的晶体管11的栅极仅仅被提供有直流电压，而图8中的宽频带高度线性缓冲器电路90中的第二N沟道场效应晶体管M11的栅极118则通过所述第二偏置电路116交流耦接至节点117。节点117处的信号的交流分量通过所述第二偏置电路116交流耦接至所述第二N沟道场效应晶体管M11的栅极118。因此，所述第二N沟道场效应晶体管M11不是如在图2中的超级源极跟随器电路一样操作为电流源，而是具有信号放大的功能。相应的，所述第一N沟道场效应晶体管M9和所述第二N沟道场效应晶体管M11在图8中均操作为信号晶体管，然而图2中的传统的超级源极跟随器电路6中的N沟道场效应晶体管11并不操作为信号晶体管。请注意，图8中所述的N沟道场效应晶体管和P沟道场效应晶体管的配置并不用于限定本发明。本领域技术人员可以理解，稍加改动，N沟道场效应晶体管可替换为P沟道场效应晶体管，以及，P沟道场效应晶体管可替换为N沟道场效应晶体管。
图9示出了图8中的宽频带高度线性缓冲器电路90的电压增益VOUT/VIN的一个方程式。图8中的电路90的用于驱动图5中的节点73的负载电阻RL低于50欧姆。图9中的方程式是通过手工使用基尔霍夫电压/电流定律(Kirchhoff’s Voltage/Current Law，KVL/KCL)分析技术而得到的。电流节点(current node)方程式的系统已经研制出，该系统中每一个这样的方程式对应电路中的每一个电流节点。晶体管M9-M12中的每一个使用晶体管的小信号(small signal)模型。然后，为了VOUT/VIN而解答方程式系统。
图10示出了图8中的宽频带高度线性缓冲器电路90的电压增益VOUT/VIN的一个方程式。
图11示出了VINT/VIN的一个电压传递函数方程式，其中，VINT为图8中的宽频带高度线性缓冲器电路90的内部节点117处的电压信号。
图12为当图2中的传统的超级源极跟随器用于驱动50欧姆的负载时，提供给图2中的传统的超级源极跟随器的VIN信号的输入功率由-20dBm增长到0dBm的过程中，值VINT/VIN的变化曲线图。注意到值VINT/VIN大约为-1.0dB。
图13为当电路90用于驱动50欧姆的负载时，提供给图8中的宽频带高度线性缓冲器电路90的VIN信号的输入功率由-20dBm增长到0dBm的过程中，值VINT/VIN的变化曲线图。注意到值VINT/VIN大约为-6.9dB。将图12和图13进行比较可知，与位于图2中的传统电路中的主要信号晶体管(图2中的晶体管7)的漏极处内部节点相比，图8中的电路中的主要信号晶体管(图8中的晶体管M9)的漏极处内部节点是安静的(quiet)。
图14为一个功率传输曲线图，所述功率传输曲线图示出了图8中的宽频带高度线性缓冲器电路90相较于图2中的传统的超级源极跟随器电路的线性程度。具体实现中，本发明的缓冲器电路在至少6千兆赫兹的工作频率至少-2.0dBm功率时具有输出参考0.1dB压缩点，在所述工作频率还具有低于30欧姆的输出阻抗，以及，还具有至少3千兆赫兹的带宽。输出参考0.1dB压缩点(OP0.1dB)为一个电路的输出功率电平，在该点处作为所述电路的输出的输出信号的功率大小(power magnitude)与0.1dB时的理想功率大小不同。在图14中，粗实线125表示图2中的传统的超级源极跟随器电路输出的输出信号的功率大小，而较细的线126表示理想输出信号的功率大小。随着所述输入功率的增大，所述输出功率理想地线性地增大。所述曲线图示出：随着图2中的传统的超级源极跟随器电路的所述输入功率大小的增大，实际输出功率的大小相较于理想输出功率大小开始慢慢下降。图2中的传统的源极跟随器电路的OP 0.1dB压缩点发生在输出功率电平-8.1dBm处。相比之下，图14中的粗实线127表示图8中的宽频带高度线性缓冲器电路90输出的输出信号的功率大小，而较细的线128表示理想输出信号的功率大小。同样的，随着所述输入功率的增大，所述输出功率理想地线性地增大。所述曲线图示出：随着图8中的新型电路的所述输入功率大小的增大，实际输出功率的大小相较于理想输出功率大小开始慢慢下降。但是，OP 0.1dB压缩点发生在比输出功率电平-8.1dBm更高的位置。如所述曲线图左侧所示，所述OP 0.1dB压缩点的发生在输出功率电平-0.8dBm处，其相较于技术，输出功率增加了7.3dB。因此，在图5的电路中，与使用传统的超级源极跟随器替代所述宽频带高度线性缓冲器电路90的所述电路的另一个实例相比，由于功率放大器55的输出功率电平增加到高功率电平，新的宽频带高度线性缓冲器电路90可通过DPD回送信号路径83以更低的失真将信号传送回所述数字基带部分49。
图15图示出了在高输入功率电平下图8中的宽频带高度线性缓冲器电路90的电压增益相较于图2中的传统的超级源极跟随器电路的线性程度的曲线图。粗实线129表示图2中的传统的超级源极跟随器电路的电压增益。所述输入功率0.1dB增益压缩点(IP 0.1dB)发生在输入功率电平约达到4.39dBm时。粗实线130表示图8中的宽频带高度线性缓冲器电路90的电压增益。请注意，在经过5dBm后，电压增益仍然比较平稳，且所述0.1dB增益压缩点发生在输入功率电平约达到9.04dBm时。
图16为图8中的宽频带高度线性缓冲器电路90和图2中的传统的超级源极跟随器电路的宽频带操作的比较曲线图。为了在图5的电路中很好地运作，在所述缓冲器的整个频率操作范围内，所述宽频带高度线性缓冲器电路90应该具有低输入阻抗。具有低输入阻抗使得所述缓冲器电路以满意的低功率消耗在节点73处驱动所述低阻抗负载。如图16所示，在4.9GHz～5.9GHz的WiFi A带宽范围内，图8中的宽频带高度线性缓冲器电路90的输出阻抗小于图2中的传统的超级源极跟随器电路的宽频带操作的比较曲线图的输出阻抗的二分之一。
图17为依据本发明的另一个实施例的宽频带高度线性缓冲器电路200的电路图。与图8中的电路90接收单端输入信号不同的是，电路200接收差分输入信号。输入信号的VIN+分量201被接收至输入引线202，输入信号的VIN-分量203被接收至输入引线204。电路200包括第一信号晶体管、第二信号晶体管、第三信号晶体管以及电流源。在该实施例中，所述第二信号晶体管实施为第一N沟道场效应晶体管M13，所述第三信号晶体管实施为第二N沟道场效应晶体管M15，所述第一信号晶体管实施为第一P沟道场效应晶体管M14，所述电流源实施为第二P沟道场效应晶体管M16。所述第三信号晶体管(例如，第二N沟道场效应晶体管M15)，不是如图8中的电路90那样被取自所述第二信号晶体管(例如，第一N沟道场效应晶体管M13)的交流信号所驱动，而是被输入引线204上的输入信号的VIN-分量所驱动。第一偏置电路205将所述VIN+输入引线202交流耦接至所述第二信号晶体管(例如，第一N沟道场效应晶体管M13)的控制端(例如，栅极)206。所述第一偏置电路205包括电容器207和电阻器208。第二偏置电路209将所述VIN-输入引线204交流耦接至所述第三信号晶体管(例如，第二N沟道场效应晶体管M15)的控制端(例如，栅极)210。所述第二偏置电路209包括电容器211和电阻器212。所述第一信号晶体管(例如，第一P沟道场效应晶体管M14)的第一端(例如，源极)213被耦接至所述电流源(例如，第二P沟道场效应晶体管M16)的第二端(例如，漏极)219，并被耦接至所述第二信号晶体管(例如，第一N沟道场效应晶体管M13)的第二端(例如，漏极)220。所述第二信号晶体管(例如，第一N沟道场效应晶体管M13)的第一端(例如，源极)221被耦接至所述第三信号晶体管(例如，第二N沟道场效应晶体管M15)的第二端(例如，漏极)222，并被耦接至所述第一信号晶体管(例如，第一P沟道场效应晶体管M14)的第二端(例如，漏极)223，并被耦接至输出引线和导线224。所述第三信号晶体管(例如，第二N沟道场效应晶体管M15)的第一端(例如，源极)225被耦接至接地导线226。所述电流源(例如，第二P沟道场效应晶体管M16)的控制端(例如，栅极)227被耦接来接收第三偏置电压VBIAS3。请注意，图17中所述的N沟道场效应晶体管和P沟道场效应晶体管的配置并不用于限定本发明。本领域技术人员可以理解，稍加改动，N沟道场效应晶体管可替换为P沟道场效应晶体管，以及，P沟道场效应晶体管可替换为N沟道场效应晶体管。
图18为依据本发明的另一个实施例的宽频带高度线性缓冲器电路300的电路图。图18中的电路300的大部分与图17中的电路200具有相同的结构和操作，因此在图18中使用与图17中相同的参考数字符号来指示图17已描述的相应类似结构。不同于图17中的电路200中的第二P沟道场效应晶体管M16仅仅操作为电流源的情形，第二P沟道场效应晶体管M16的栅极227还通过电容器C3 228被交流耦接至VIN+输入引线202。因此，所述第二P沟道场效应晶体管M16接收差分输入信号的VIN+分量并操作为共源极放大器来放大所述接收的信号。所述第三偏置电压VBIAS3通过电阻器R3 229被提供给所述第二P沟道场效应晶体管M16的栅极227。电容器C3 228和电阻器R3 229形成第三偏置电路230。
图19为依据本发明的另一个实施例的射频收发器400的电路图。图19中的收发器400的大部分与图5中的收发器40具有相同的结构和操作，因此在图19中使用与图5中相同的参考数字符号来指示图5已描述的相应类似结构。不同于图5中所示的宽频带高度线性差分到单端及缓冲器电路88包括差分到单端D2S电路89，其后跟随有宽频带高度线性缓冲器电路90，图19中所示的宽频带高度线性差分到单端及缓冲器电路88为图18的差分到单端缓冲器电路300的单一实例。
图20为依据本发明的另一个实施例的射频收发器500的电路图。图20中的收发器500的大部分与图5中的收发器40具有相同的结构和操作，因此在图20中使用与图5中相同的参考数字符号来指示图5已描述的相应类似结构。不同于图5中的收发器中的数字预失真回送电路84接收差分信号并输出单端信号的情形，如图所示，图20中的数字预失真回送电路84接收单端信号并输出单端信号。不同于从功率放大器55的差分输出接收输入信号，数字预失真回送电路84从节点501接收单端信号502。节点501为平衡-不平衡变换器62与开关63之间的单端信号502的信号路径中的一个节点。在图20的实施例中，数字预失真回送电路84不包括D2S电路。数字预失真回送电路84缓冲单端信号并包括图8中的单端到单端宽频带高度线性缓冲器电路90的一个实例。
虽然本发明已经通过举例的方式以及根据优选实施例作了描述，但应当理解的是本发明不限于此。本领域技术人员还可以做各种变化和修改而不脱离本发明的范围和精神。
权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种缓冲器电路，其特征在于，包括：
包括第一端、控制端以及第二端的第一信号晶体管；
包括第一端和第二端的电流源，其中，所述电流源的所述第一端耦接至所述第一信号晶体管的所述第一端，所述电流源的所述第二端耦接至所述第一信号晶体管的所述控制端；
包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端耦接至所述电流源的所述第二端，所述第二信号晶体管的所述第一端耦接至所述第一信号晶体管的所述第二端；
包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端耦接至所述第二信号晶体管的所述第一端；
缓冲器输入端；
第一偏置电路，将所述缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；
第二偏置电路，将所述第二信号晶体管的所述第二端交流耦接至所述第三信号晶体管的所述控制端；
缓冲器输出端，耦接至所述第二信号晶体管的所述第一端；
差分到单端电路，其中：所述差分到单端电路包括差分到单端输出引线，所述差分到单端输出引线耦接至所述缓冲器输入端；
包括低噪声放大器、混频器，以及基带滤波器的接收链，其中，所述缓冲器输出端被耦接来注入信号给所述接收链；以及，
包括基带滤波器，混频器，以及功率放大器的发送链，其中，所述功率放大器耦接至所述差分到单端电路，以便所述功率放大器输出的差分信号以衰减后的形式被提供给所述差分到单端电路。
2.如权利要求1所述的缓冲器电路，其特征在于，所述第一偏置电路包括第一电容器，其中，
所述第一电容器包括第一金属板和第二金属板，所述第一电容器的所述第一金属板耦接至所述缓冲器输出端，所述第一电容器的所述第二金属板耦接至所述第二信号晶体管的所述控制端。
3.如权利要求2所述的缓冲器电路，其特征在于，所述第一偏置电路还包括第一偏置电阻器，其中：
所述第一偏置电阻器包括第一末端和第二末端，所述第一偏置电阻器的所述第一末端耦接至所述第二信号晶体管的所述控制端。
4.如权利要求3所述的缓冲器电路，其特征在于，所述第二偏置电路包括第二电容器，其中：
所述第二电容器包括第一金属板和第二金属板，所述第二电容器的所述第一金属板耦接至所述第二信号晶体管的所述第二端，所述第二电容器的所述第二金属板耦接至所述第三信号晶体管的所述控制端。
5.如权利要求4所述的缓冲器电路，其特征在于，所述第二偏置电路还包括第二偏置电阻器，其中：
所述第二偏置电阻器包括第一末端和第二末端，其中，所述第二偏置电阻器的所述第一末端耦接至所述第三信号晶体管的所述控制端。
6.如权利要求5所述的缓冲器电路，其特征在于，第一偏置电压存在于所述第一偏置电路的所述第一偏置电阻器的所述第二末端，第二偏置电压存在于所述第二偏置电路的所述第二偏置电阻器的所述第二末端，并且第三偏置电压存在于所述电流源的所述控制端。
7.如权利要求1所述的缓冲器电路，其特征在于，所述电流源为场效应晶体管，所述场效应晶体管包括栅极，且所述电流源的控制端为所述场效应晶体管的栅极。
8.如权利要求1所述的缓冲器电路，其特征在于，还包括：
电源电压导线，耦接至所述电流源的所述第一端以及所述第一信号晶体管的所述第一端；以及
接地导线，耦接至所述第三信号晶体管的所述第一端。
9.如权利要求1所述的缓冲器电路，其特征在于，所述缓冲器电路在至少6千兆赫兹的工作频率至少-2.0dBm功率时具有输出参考0.1dB压缩点，在所述工作频率还具有低于30欧姆的输出阻抗，以及，还具有至少3千兆赫兹的带宽。
10.一种缓冲器电路，其特征在于，包括：
包括第一端、控制端以及第二端的第一信号晶体管；
包括第一端和第二端的电流源，其中，所述电流源的所述第一端耦接至所述第一信号晶体管的所述第一端，所述电流源的所述第二端耦接至所述第一信号晶体管的所述控制端；
包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端耦接至所述电流源的所述第二端，所述第二信号晶体管的所述第一端耦接至所述第一信号晶体管的所述第二端；
包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端耦接至所述第二信号晶体管的所述第一端；
第一缓冲器输入端；
第一偏置电路，将所述第一缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；
第二缓冲器输入端；
第二偏置电路，将所述第二缓冲器输入端交流耦接至所述第三信号晶体管的所述控制端；以及
缓冲器输出端，耦接至所述第二信号晶体管的所述第一端。
11.如权利要求10所述的缓冲器电路，其特征在于，所述电流源为场效应晶体管，所述场效应晶体管包括栅极，当所述电路工作时，没有交流信号存在于所述场效应晶体管的所述栅极上，且所述场效应晶体管的所述栅极也不会交流耦接至所述第一缓冲器输入和所述第二缓冲器输入。
12.如权利要求10所述的缓冲器电路，其特征在于，所述缓冲器电路在至少6千兆赫兹的工作频率至少-2.0dBm功率时具有输出参考0.1dB压缩点，在所述工作频率还具有低于30欧姆的输出阻抗，以及，还具有至少3千兆赫兹的带宽。
13.一种缓冲器电路，其特征在于，包括：
包括第一端、控制端以及第二端的第一信号晶体管；
包括第一端、控制端以及第二端的第二信号晶体管，其中，所述第二信号晶体管的所述第二端耦接至所述第一信号晶体管的所述控制端，所述第二信号晶体管的所述第一端耦接至所述第一信号晶体管的所述第二端；
包括第一端、控制端以及第二端的第三信号晶体管，其中，所述第三信号晶体管的所述第二端耦接至所述第二信号晶体管的所述第一端；
包括第一端、控制端以及第二端的第四信号晶体管，其中，所述第四信号晶体管的所述第二端耦接至所述第二信号晶体管的所述第二端，所述第四信号晶体管的所述第一端耦接至所述第一信号晶体管的所述第一端；
第一缓冲器输入端；
第一偏置电路，将所述第一缓冲器输入端交流耦接至所述第二信号晶体管的所述控制端；
第二缓冲器输入端；
第二偏置电路，将所述第二缓冲器输入端交流耦接至所述第三信号晶体管的所述控制端；
第三偏置电路，将所述第一缓冲器输入端交流耦接至所述第四信号晶体管的所述控制端；以及
缓冲器输出端，耦接至所述第二信号晶体管的所述第一端。
14.如权利要求13所述的缓冲器电路，其特征在于，所述第一偏置电路将所述第二信号晶体管直流偏置到第一直流偏置电压，所述第二偏置电路将所述第三信号晶体管直流偏置到第二直流偏置电压，所述第三偏置电路将所述第四信号晶体管直流偏置到第三直流偏置电压。
15.如权利要求13所述的缓冲器电路，其特征在于，
所述第一偏置电路包括第一电容器，所述第一电容器包括第一金属板和第二金属板，其中，所述第一电容器的所述第一金属板耦接至所述第一缓冲器输入端，所述第一电容器的所述第二金属板耦接至所述第二信号晶体管的控制端；
所述第二偏置电路包括第二电容器，所述第二电容器包括第一金属板和第二金属板，所述第二电容器的所述第一金属板耦接至所述第二缓冲器输入端，所述第二电容器的所述第二金属板耦接至所述第三信号晶体管；以及
所述第三偏置电路包括第三电容器，所述第三电容器包括第一金属板和第二金属板，所述第三电容器的所述第一金属板耦接至所述第一缓冲器输入端，所述第三电容器的所述第二金属板耦接至所述第四信号晶体管的所述控制端。
16.如权利要求15所述的缓冲器电路，其特征在于，
所述第一偏置电路还包括第一电阻器，所述第一电阻器包括第一末端和第二末端，所述第一电阻器的所述第一端耦接至所述第二信号晶体管的所述控制端，所述第一电阻器的所述第二末端上存在有第一偏置电压；
所述第二偏置电路还包括第二电阻器，所述第二电阻器包括第一末端和第二末端，所述第二电阻器的所述第一末端耦接至所述第三信号晶体管的所述控制端，所述第二电阻器的所述第二末端上存在有第二偏置电压；以及
所述第三偏置电路还包括第三电阻器，所述第三电阻器包括第一末端和第二末端，所述第三电阻器的所述第一末端耦接至所述第四信号晶体管的所述控制端，所述第三电阻器的所述第二末端上存在有第三偏置电压。
17.如权利要求13所述的缓冲器电路，其特征在于，还包括：
包括低噪声放大器、混频器，以及基带滤波器的接收链，其中，所述缓冲器输出端被耦接来注入信号给所述接收链；以及
包括基带滤波器，混频器，以及功率放大器的发送链，其中，所述功率放大器耦接至所述第一缓冲器输入端和所述第二缓冲器输入端，以便所述功率放大器输出的差分信号以衰减后的形式被提供给所述第一缓冲器输入端和所述第二缓冲器输入端。
18.如权利要求13所述的缓冲器电路，其特征在于，所述缓冲器电路在至少6千兆赫兹的工作频率至少-2.0dBm功率时具有输出参考0.1dB压缩点，在所述工作频率还具有低于30欧姆的输出阻抗，以及，还具有至少3千兆赫兹的带宽。
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