CN106169429B - 封装结构的制作方法以及使用其所制得的封装结构 - Google Patents
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Abstract
本发明提供一种封装结构的制作方法以及使用其所制得的封装结构,该方法包括下列步骤。首先,提供包括多个连接端子的基板。接着,贴附定位胶带于基板上。定位胶带包括多个暴露连接端子的定位开口。接着,分别设置多个芯片于对应的定位开口内,并通过多个连接导体分别连接芯片与连接端子。接着,对连接导体进行回焊工艺,以电性连接芯片与连接端子,其中定位胶带在回焊工艺中维持其粘性。接着,对连接导体进行回焊工艺之后,移除定位胶带。本发明可有效提升芯片的对位精准度,进而提升封装结构的工艺良率。
Description
技术领域
本发明涉及一种封装结构的制作方法以及使用其所制得的封装结构,尤其涉及一种芯片封装结构的制作方法以及使用其所制得的芯片封装结构。
背景技术
近年来,随着电子技术的日新月异,以及高科技电子产业的相继问世,使得更人性化、功能更佳的电子产品不断地推陈出新,并朝向轻、薄、短、小的趋势迈进。在此趋势之下,由于电路板具有布线细密、组装紧凑及性能良好等优点,因此电路板便成为承载多个电子元件(例如:芯片)以及使这些电子元件彼此电性连接的主要媒介之一。
覆晶式(flip chip)封装是芯片与电路板封装的一种方式。电路板上具有多个接垫,且电路板可通过配置于接垫上的焊料以回焊的方式与芯片作电性连接。近年来,由于电子元件(例如芯片)之间所需传递的信号日益增加,因此电路板所需具有的接垫数也日益增加,然而,电路板上的空间有限,因此接垫之间的间距朝向微间距(fine pitch)发展。在现有技术中,芯片封装结构包括芯片、基板、多个接垫以及多个焊料凸块。接垫配置于基板的表面上。这些焊料凸块分别覆盖于这些接垫上。接着再以回焊的方式使基板与芯片通过配置于两者之间的这些焊料凸块电性与结构性连接。
值得注意的是,在回焊的过程中,当温度控制在焊料凸块的熔点温度左右时,芯片容易因熔融态焊料凸块的表面张力作用而产生位移,甚至因位移过量而有桥接的风险,导致电性失效。此外,芯片位移过量也容易导致焊料凸块与接垫的接合可靠度降低。
发明内容
本发明提供一种封装结构的制作方法以及使用其所制得的封装结构,其可增加芯片接合时的对位精准度,提高工艺良率。
本发明的一种封装结构的制作方法包括下列步骤。首先,提供包括多个连接端子的基板。接着,贴附定位胶带于基板上。定位胶带包括多个暴露连接端子的定位开口。接着,分别设置多个芯片于对应的定位开口内,并通过多个连接导体分别连接芯片与连接端子。接着,对连接导体进行回焊工艺,以电性连接芯片与连接端子,其中定位胶带于回焊工艺中维持其粘性。接着,对连接导体进行回焊工艺之后,移除定位胶带。
在本发明的一实施例中,上述的定位胶带包括硅胶树脂(silicone resin)薄膜、聚酰亚胺(polymide,以下简称PI)薄膜或聚乙烯对苯二甲酸酯(polyethyleneterephthalate,以下简称PET)薄膜。
在本发明的一实施例中,上述的定位胶带的粘性维持温度大于回焊工艺的最高回焊温度。
在本发明的一实施例中,上述的封装结构的制作方法还包括在贴附定位胶带于基板上之前,对定位胶带进行烘烤工艺,以将定位胶带加热至一加热温度,加热温度低于粘性维持温度。
在本发明的一实施例中,上述的移除定位胶带的方法包括剥离。
在本发明的一实施例中,上述的定位胶带包括一热离型(thermal release)胶带。
在本发明的一实施例中,上述的移除定位胶带的步骤包括对定位胶带进行烘烤加热工艺,其中烘烤工艺的烘烤温度低于回焊温度。
在本发明的一实施例中,上述的烘烤加热工艺的加热温度介于70℃至90℃之间。
在本发明的一实施例中,上述当热离型胶带吸收至预定热积存(thermal budget)热能,热离型胶带丧失粘性而与基板分离,其中预定热积存热能大于热离型胶带于回焊工艺中所吸收到的回焊热能。
在本发明的一实施例中,上述的连接导体包括焊球或焊料凸块。
基于上述,本发明将多个定位开口的定位胶带贴附于基板上,其定位开口分别对应于芯片欲设置于基板上的位置,之后再将芯片设置于定位开口内,并且,定位胶带于回焊工艺中维持其粘性,以通过定位胶带的定位开口框围住芯片,防止芯片在回焊工艺中产生位移。因此,本发明确实可有效提升芯片的对位精准度,进而提升封装结构的工艺良率。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A至图1D是本发明的一实施例的一种封装结构的制作方法的流程剖面示意图;
图2是本发明的一实施例的一种定位胶带的示意图;
图3是本发明的一实施例的一种定位胶带在回焊工艺以及烘烤工艺中的温度变化曲线。
附图标记说明:
100:封装结构;
110:基板;
112:连接端子;
120:定位胶带;
122:定位开口;
124:离型膜;
130:芯片;
132:焊垫;
140:连接导体;
T0:初始温度;
TL:开始熔融温度;
Tp:最高温度;
Tsmin:预热初始温度;
Tsmax:预热最高温度;
ts:预热时间;
P1:芯片固定区间;
P2:烘烤加热工艺区间。
具体实施方式
有关本发明之前述及其他技术内容、特点与功效,在以下配合参考附图的各实施例的详细说明中,将可清楚的呈现。以下实施例中所提到的方向用语,例如:“上”、“下”、“前”、“后”、“左”、“右”等,仅是参考附图的方向。因此,使用的方向用语是用来说明,而并非用来限制本发明。并且,在下列各实施例中,相同或相似的元件将采用相同或相似的标号。
图1A至图1D是本发明的一实施例的一种封装结构的制作方法的流程剖面示意图。本实施例的封装结构的制作方法包括下列步骤。首先,提供如图1A所示的基板110,其中,基板110包括多个连接端子112,位于基板110的上表面。接着,请参照图1B,贴附定位胶带120于基板110上。定位胶带120包括多个定位开口122,而上述的定位开口122暴露位于基板110的上表面的连接端子112。
请接续参照图1C,分别设置多个芯片130于对应的定位开口122内,并通过多个连接导体140分别连接芯片130与连接端子112。在本实施例中,芯片130可包括多个焊垫132,分别对应基板110的连接端子112设置,而连接导体140可例如为焊球或焊料凸块,其连接于芯片130的焊垫132与基板110的连接端子112之间。
接着,对连接导体140进行回焊工艺,以电性连接芯片130与连接端子112,其中,定位胶带120于回焊工艺中维持其粘性,以通过其定位开口122框围住芯片130,防止芯片130因连接导体140于熔融状态下的表面张力作用而产生位移。在回焊工艺完成之后,再移除定位胶带120,以形成如图1D所示的封装结构100。
以结构上来说,使用上述制作方法所制得的封装结构100可如图1D所示包括基板110、多个芯片130以及多个连接导体140。基板110包括多个连接端子112,上述的多个芯片130通过上述的多个连接导体140而设置于基板110上,且连接导体140分别连接芯片130的多个焊垫132与上述的多个连接端子112。详细而言,连接导体140可例如设置于芯片130的焊垫132上,再将芯片130上的连接导体140通过定位胶带120的定位而与基板110上的连接端子112连接。在本实施例中,芯片130的连接导体140可为焊球或焊料凸块。
图2是本发明的一实施例的一种定位胶带的示意图。举例而言,在本实施例中,定位胶带120可例如为硅胶树脂(silicone resin)薄膜、聚酰亚胺(polymide,以下简称PI)薄膜或聚乙烯对苯二甲酸酯(polyethylene terephthalate,以下简称PET)薄膜,其在回焊工艺的高温下仍可维持其粘性,也就是说,定位胶带120的粘性维持温度大于回焊工艺的最高回焊温度。一般而言,回焊温度约介于240℃至270℃之间。此外,本实施例的定位胶带120还可如图2所示包括离型膜124,其位于定位胶带120与基板110贴附的表面上,以便于在回焊工艺后通过离型膜易于脱离的特性而使定位胶带120可自基板110上轻易被剥离。在本实施例中,移除定位胶带120的方法可包括通过机器或是人工进行剥离。
详细来说,在贴附定位胶带120于基板110上之前,会先对基板110进行清洗工艺,以彻底清洁基板110上的灰尘及污渍。之后,可再选择性地对基板110进行烘烤工艺,以彻底清除基板110上的水分。举例而言,烘烤工艺的烘烤温度约为125℃,烘烤时间约240分钟左右。当然,本发明并不限定烘烤工艺的温度以及时间,其可依工艺环境与材料的状况而自行调整。烘烤工艺结束后,待基板110的温度降至略高于室温时即可将定位胶带120贴附于基板110上。
在本发明的另一实施例中,定位胶带120可为热离型(thermal release)胶带。也就是说,当此定位胶带120吸收至预定热积存(thermal budget)热能时,定位胶带120即丧失粘性而与基板110分离。在本实施例中,此定位胶带120的预定热积存热能大于定位胶带120于回焊工艺中所吸收到的回焊热能。因此,定位胶带120的粘性不会在回焊工艺中丧失,而仍可维持定位芯片130在基板110上的功能。在本实施例中,每公克的定位胶带120的预定热积存热能约至少大于或等于255焦耳,其每公克所能吸收的预定热积存热能可依工艺所需而有所不同。当然,本实施例的数据仅用以举例说明,本发明并不以此为限,任何所属技术领域中具有通常知识者可依实际产品需求而对热离型胶带120的预定热积存热能做调整。
承上述,在对连接导体140进行回焊工艺之后,定位胶带120所吸收到的回焊热能仍小于其预定热积存热能,故此时的定位胶带120仍旧维持其粘性,因此,移除此定位胶带120的步骤包括对定位胶带120进行烘烤加热工艺,其中,烘烤加热工艺的烘烤温度低于回焊温度,以防止连接导体140于烘烤工艺中再次熔融。定位胶带120在烘烤加热工艺中持续吸收热能,直到定位胶带120所吸收到的热能约等于或大于预定热积存热能时,定位胶带120的粘性丧失,因而使定位胶带120可自基板110上脱离。
图3举例示出了定位胶带120于回焊工艺以及烘烤工艺中的温度变化曲线,其中,横轴代表时间,纵轴代表温度,T0代表初始温度,TL代表连接导体140开始熔融的温度,TP代表回焊的最高温度,Tsmin代表预热的初始温度,Tsmax代表预热的最高温度,ts代表预热时间,P1代表连接导体冷却后芯片固定的区间,而P2则代表烘烤加热工艺区间。举例而言,定位胶带120的初始温度T0可例如为25℃,并通过预热工艺由预热的初始温度Tsmax(例如为150℃)加热至预热的最高温度Tsmax(例如为200℃),其中,由预热的初始温度Tsmax加热至预热的最高温度Tsmax所需的预热时间ts约可介于60秒至120秒之间。接着,再继续对定位胶带120进行第一加热工艺,以将定位胶带120加热至到达回焊工艺的最高温度TP(例如为240℃至270℃之间)。在回焊工艺之后对定位胶带120进行降温,使定位胶带120的温度逐渐下降。
承上述,当定位胶带120降温至例如70℃左右时,可对定位胶带120进行烘烤加热工艺,以将定位胶带120由70℃加热至90℃,之后再对定位胶带进行第二次降温工艺,以使定位胶带由90℃降温至初始温度T0(例如为室温约25℃)。当然,上述的数值都仅用以举例说明,任何所属技术领域中具有通常知识者可自行依实际需求对上述的温度以及时间做调整。
如此,当定位胶带由回焊工艺的最高温度TP降温至连接导体140开始熔融的温度TL时,连接导体140自此开始冷却固化,以将芯片130固定于基板110上。此时,定位胶带120所吸收热能尚未达到其预定热积存热能,故仍持续吸收热能,直到定位胶带120所吸收到的热能(例如为图3所示的曲线下的斜线区域面积)约等于或大于预定热积存热能时,定位胶带120即完成反应而丧失粘性,因而使定位胶带120自基板110上脱离。当然,图3所呈现的数据仅用以举例说明之用,本发明并不以此为限,任何所属技术领域中具有通常知识者可自行依实际产品状况而对温度及时间做调整。
详细来说,定位胶带120的预定热积存热能可通过下列公式而推得:
H=S×m×△T…(1)
其中,H代表定位胶带120丧失粘性所需的预定热积存热能,S代表定位胶带120的比热容,m代表定位胶带120的质量,而ΔT则代表温度的变化量。依上述公式可轻易得到定位胶带120丧失粘性所需的预定热积存热能H,在依此预定热积存热能H去设计图3所示的温度变化曲线中各阶段所需的温度以及时间。
综上所述,本发明将多个定位开口的定位胶带贴附于基板上,其定位开口分别对应于芯片欲设置于基板上的位置,之后再将芯片设置于定位开口内,并且,定位胶带于回焊工艺中维持其粘性,以通过定位胶带的定位开口框围住芯片,防止芯片在回焊工艺中产生位移。
此外,定位胶带的粘性维持温度可大于该回焊工艺的最高回焊温度,以防止定位胶带在回焊工艺中与基板脱离,其中定位胶带可为热离型胶带,其吸收至预定热积存热能后则丧失粘性而与基板分离。此预定热积存热能大于定位胶带在回焊工艺中所吸收到的回焊热能,故定位胶带的粘性不会在回焊工艺中丧失,因而仍可维持定位芯片的功能。因此,本发明确实可有效提升芯片的对位精准度,进而提升封装结构的工艺良率。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (3)
1.一种封装结构的制作方法,其特征在于,包括:
提供基板,所述基板包括多个连接端子;
贴附定位胶带于所述基板上,所述定位胶带包括多个定位开口,所述多个定位开口暴露所述多个连接端子,其中所述定位胶带包括热离型胶带;
分别设置多个芯片于对应的所述多个定位开口内,并通过多个连接导体分别连接所述多个芯片与所述多个连接端子;
对所述多个连接导体进行回焊工艺,以电性连接所述多个芯片与所述多个连接端子,其中所述定位胶带于所述回焊工艺中维持其粘性;以及
对所述多个连接导体进行所述回焊工艺之后,移除所述定位胶带,其中移除所述定位胶带的步骤包括:
对所述定位胶带进行烘烤加热工艺,所述烘烤加热工艺的烘烤温度低于所述回焊温度,且所述烘烤加热工艺的加热温度介于70℃至90℃之间,其中当所述定位胶带吸收至预定热积存热能,所述定位胶带丧失粘性而与所述基板分离,且所述预定热积存热能大于所述定位胶带于所述回焊工艺中所吸收到的回焊热能。
2.根据权利要求1所述的封装结构的制作方法,其特征在于,所述定位胶带包括硅胶树脂薄膜、聚酰亚胺薄膜或聚乙烯对苯二甲酸酯薄膜。
3.根据权利要求1所述的封装结构的制作方法,其特征在于,还包括:
在贴附所述定位胶带于所述基板上之前,对所述基板进行清洗工艺;以及
对所述基板进行所述清洗工艺之后,对所述基板进行烘烤工艺。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101002319A (zh) * | 2004-08-11 | 2007-07-18 | 英特尔公司 | 用于提供堆叠管芯器件的方法和装置 |
CN104064557A (zh) * | 2014-06-25 | 2014-09-24 | 中国科学院微电子研究所 | 一种芯片背面裸露的重构晶圆结构及制造方法 |
TWI455362B (zh) * | 2010-07-29 | 2014-10-01 | Advanced Optoelectronic Tech | 發光元件封裝方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7335972B2 (en) * | 2003-11-13 | 2008-02-26 | Sandia Corporation | Heterogeneously integrated microsystem-on-a-chip |
US7993972B2 (en) * | 2008-03-04 | 2011-08-09 | Stats Chippac, Ltd. | Wafer level die integration and method therefor |
US20080157303A1 (en) * | 2006-12-28 | 2008-07-03 | Advanced Chip Engineering Technology Inc. | Structure of super thin chip scale package and method of the same |
US7993941B2 (en) * | 2008-12-05 | 2011-08-09 | Stats Chippac, Ltd. | Semiconductor package and method of forming Z-direction conductive posts embedded in structurally protective encapsulant |
US8546193B2 (en) * | 2010-11-02 | 2013-10-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure |
-
2015
- 2015-05-22 TW TW104116517A patent/TWI601252B/zh active
- 2015-07-23 CN CN201510437651.1A patent/CN106169429B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101002319A (zh) * | 2004-08-11 | 2007-07-18 | 英特尔公司 | 用于提供堆叠管芯器件的方法和装置 |
TWI455362B (zh) * | 2010-07-29 | 2014-10-01 | Advanced Optoelectronic Tech | 發光元件封裝方法 |
CN104064557A (zh) * | 2014-06-25 | 2014-09-24 | 中国科学院微电子研究所 | 一种芯片背面裸露的重构晶圆结构及制造方法 |
Also Published As
Publication number | Publication date |
---|---|
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