CN106165074A - 制造半导体装置的方法 - Google Patents

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Abstract

提供了制造半导体装置的方法。根据所述方法，可以在载体和装置晶片之间顺序地设置第一粘合层、第一释放层、第二粘合层以及第二释放层。所有第一粘合层、第一释放层、第二粘合层以及第二释放层可以由热固性树脂形成。

Description

制造半导体装置的方法 技术领域
本发明构思的示例实施例涉及一种制造半导体装置的方法。
背景技术
随着电子产业的发展，对高性能、高速度和小尺寸电子系统的需求已经逐渐增加。为了满足小尺寸的需求，半导体芯片变得越来越小。 例如，制造半导体芯片的工艺可以包括使晶片变薄的背面研磨步骤。在背面研磨步骤中，用于支撑晶片的载体可以利用粘合层附着到晶片。在背面研磨步骤期间，载体不应脱离晶片，并且在背面研磨步骤之后，载体应易于脱离晶片同时防止晶片被损坏。
技术问题
本发明构思的示例实施例提供了能够减少制造半导体装置的工艺中的失效的方法。
技术解决方案
根据本发明构思的示例实施例，一种制造半导体装置的方法可以包括：在第一基板上顺序地形成第一粘合层和第一释放层；在第二基板上顺序地形成第二释放层和第二粘合层；以及以第一释放层与第二粘合层接触的方式使第一基板附着到第二基板。
在示例实施例中，所述方法还可以包括在形成第一粘合层和第一释放层之前在第一基板上形成附加释放层。
在示例实施例中，所述方法还可以包括：执行背面研磨工艺以降低第二基板的厚度；以及在第二基板上形成导电焊盘。
在示例实施例中，所述方法还可以包括使第一释放层开裂以使第一基板与第二基板分离。
在示例实施例中，所述方法还可以包括锯切第二基板以形成相互分离的半导体芯片。
在示例实施例中，所述方法还包括：将每个半导体芯片安装在封装基板上；形成模制层以覆盖半导体芯片；以及使外部焊球附着在封装基板的底表面上。
在示例实施例中，所述方法还可以包括：将相互分隔开的第一半导体芯片安装在第二基板上，每个第一半导体芯片与导电焊盘接触；在第二基板上形成模制层以覆盖第一半导体芯片；使第一释放层开裂以使第一基板与第二基板分离；以及执行沿第一半导体芯片之间的区域切割模制层和第二基板的一部分的分离工艺，从而形成半导体封装件，每个半导体封装件包括第一半导体芯片、设置在第一半导体芯片下方的第二半导体芯片以及覆盖第一半导体芯片的模制层。
在示例实施例中，所述方法还可以包括在使第一基板分离之前执行研磨工艺以去除模制层的一部分。
在示例实施例中，第二基板包括通孔，执行背面研磨工艺以暴露通孔。
在示例实施例中，第一粘合层和第二粘合层以及第一释放层和第二释放层由热固性树脂形成。
在示例实施例中，第一释放层和第二释放层形成为交联剂的含量低于第一粘合层和第二粘合层的交联剂的含量。
在示例实施例中，第一粘合层和第二粘合层以及第一释放层和第二释放层形成为杨氏模量小于第一基板和第二基板的杨氏模量。
在示例实施例中，第一粘合层是热塑性树脂层，第二粘合层、第一释放层以及第二释放层是热固性树脂层。
在示例实施例中，第二基板还包括设置在第二基板的顶表面上以与第二释放层接触的多个导电凸块。
在示例实施例中，第一基板是载体，第二基板是具有半导体装置的装置晶片。
在示例实施例中，第一粘合层和第二粘合层之间的粘附强度小于第一粘合层和第一基板之间的粘合强度以及第二粘合层和第二基板之间的粘附强度。
根据本发明构思的示例实施例，一种制造半导体装置的方法可以包括：利用顺序地设置在第一基板和第二基板之间的第一粘合层、第一释放层和第二粘合层将第一基板附着到第二基板；以及使第一释放层开裂以使第一基板与第二基板分离。
在示例实施例中，所述方法还可以包括在第二粘合层和第二基板之间形成第二释放层。
在示例实施例中，第二基板包括芯片部和芯片部之间的划道部，所述方法还包括切割划道部以使芯片部相互分离。
 有益效果
根据本发明构思的示例实施例，在制造半导体装置的方法中，置于载体和装置晶片之间的所有粘合层和释放层可以由热固性树脂形成，因此，能够防止粘合层和释放层在诸如背面研磨工艺、焊盘形成工艺和模制工艺的制造半导体装置的若干后续工艺中机械变形。因此，能够坚固地维持载体和装置晶片之间的粘合强度。这样能够抑制在后续工艺中发生工艺失效。
另外，根据制造方法，第一粘合层、第一释放层以及第二粘合层可以顺序地设置在载体和装置晶片之间。这里，粘合层和释放层可以被构造为具有小于载体和装置晶片的杨氏模量的杨氏模量。因此，在向第一释放层施加物理力的情况下，在第一释放层中可以以空间均匀的方式（ spatially uniform manner ）发生塑性应变，因此，裂缝可以沿第一释放层连续蔓延。因此，可以通过第一释放层中的裂缝使载体和装置晶片彼此容易地分离。换言之，能够防止装置晶片在分离工艺期间被损坏并且从而提高制造良率。
此外，根据制造方法，由于第二释放层额外地设置在装置晶片和第二粘合层之间，因此可以使第二粘合层容易地脱离装置晶片表面，同时防止装置晶片被损坏。换言之，能够防止装置晶片在分离工艺期间被损坏并且从而提高制造良率。
 附图说明
图 1A 至图 1Q 是示出根据本发明构思的示例实施例的制造半导体装置的方法的剖视图。
图 2A 是图 1D 中 的部分' P1 '的放大图。
图 2B 是图 1I 中的部分' P1 '的放大图。
图 2C 是图 1J 中的部分' P1 '的放大图。
图 3 是示出双悬臂梁的断裂模型的透视图。
图 4 是示出根据本发明构思另一示例实施例的制造半导体装置的方法的剖视图。
图 5A 至图 5F 是示出根据本发明构思又一示例实施例的制造半导体装置的方法的剖视图。
图 6A 和图 6B 是示出根据本发明构思再一示例实施例的制造半导体装置的方法的剖视图。
图 7 是示出根据本发明构思还一示例实施例的制造半导体装置的方法的剖视图。
图 8A 至图 8E 是示出根据本发明构思进一步示例实施例的制造半导体装置的方法的剖视图。
图 9 是图 8A 中的部分' P2 '的放大图。
图 10 是示出包括根据本发明构思示例实施例的半导体封装件的封装模块的示例的示意图。
图 11 是示出包括根据本发明构思示例实施例的半导体封装件的电子系统的示例的框图。
图 12 是示出包括根据本发明构思示例实施例的半导体封装件的存储系统的示例的框图。
本发明的实施方式
现在将参照附图更加充分地描述本发明构思的示例实施例 ， 在附 图中示出了示例实施例 。 然而 ， 本 发明构思的示例实施例可以以许多不同的形式来实施 ， 并且不应被解释为限制于这里阐述的实施例 ； 相反 ， 提供 这些实施例使得该公开将是彻底的和完全的 ， 并且将向本领域普通技术人员充分传达示例实施例的构思 。 在附 图中 ， 为清晰起见 ， 夸大了 层和区域的厚度 。 同 样的附图标记在附图中表示同样的元件 ， 因此 将省略对其的描述 。
将理解的是 ， 当元件被称为 ' 连接 ' 或 ' 结 合 ' 到另一元件 时 ， 它可以直接连接或结合到其他元件 ， 或者可以存在中 间元件 。 相比之下 ， 当元件被称为 ' 直接 连接 ' 或 ' 直接 结合 ' 到另一元件 时 ， 则不存在中间元件 。 同 样的标号始终表示同样的元件 。 如 这里使用的 ， 术语 ' 和 / 或 ' 包括一 个或更多个相关列出项的任意和所有组合 。 用 来描述元件或层之间的关系的其他词语应以相似的方式 （ 例如 ，' 在 …… 之 间 ' 与 ' 直接在 …… 之 间 '、' 邻近 ' 与 ' 直接 邻近 '、' 在 …… 上 ' 与 ' 直接在 …… 上 '） 来解释 。
将理解的是 ， 尽管在这里可使用术语 ' 第一 '、' 第二 ' 等 来描述各种元件 、 组件 、 区域 、 层和 / 或部分 ， 但是 这些元件 、 组件 、 区域 、 层和 / 或部分不 应受这些术语的限制 。 这些术语仅用来将一个元件 、 组件 、 区域 、 层或部分与另一个元件 、 组件 、 区域 、 层或部分区分开 。 因此 ， 在不 脱离示例实施例的教导的情况下 ， 下面 讨论的第一元件 、 组件 、 区域 、 层或部分可以被命名为第二元件 、 组件 、 区域 、 层或部分 。
为了易于描述 ， 这里可以使用诸如 ' 在 …… 之下 '、' 在 …… 下方 '、' 下面的 '、' 在 …… 上方 ' 和 ' 上面的 ' 等空 间相对术语来描述如附图中示出的一个元件或特征与其他元件或特征的关系 。 将理解的是 ， 除了附 图中描绘的方位之外 ， 空 间相对术语还意在包含装置在使用 或操作中的不同方位 。 例如 ， 如果 将附图中的装置翻转 ， 则被描述为 ' 在 ' 其他元件或特征 ' 下方 ' 或 ' 之下 ' 的元件 将随后位于其他元件或特征 ' 上方 '。 因此 ， 示例性 术语 ' 在 …… 下方 ' 可包含 ' 在 …… 上方 ' 和 ' 在 …… 下方 ' 两种方位 。 该装置可被另外定位 （ 旋 转 90 度或在其他方位 ） 并相应地解释这里使用的空间相对描述符 。
这里使用的术语仅出于描述具体实施例的目的 ， 而不意 图成为示例实施例的限制 。 如 这里使用的 ， 除非上下文另外明确地指明 ， 否 则单数形式也意图包括复数形式 。 将进一步理解的是 ， 如果 这里使用术语 ' 包括 ' 和 / 或 ' 包含 ' ， 则说明存在陈 述的特征 、 整体 、 步 骤 、 操作 、 元件和 / 或 组件 ， 但不排除存在或添加一 个或更多个其他特征 、 整体 、 步 骤 、 操作 、 元件 、 组件和 / 或 它们的组 。
除非另有定 义 ， 否 则这里使用的所有术语 （ 包括技 术术语和科学术语 ） 具有 与本发明构思的示例实施例所属的领域中的普通技术人员所通常理解的意思相同的意思 。 将进一步理解的是 ， 除非 这里明确这样定义 ， 否 则术语 （ 例如在通用 词典中定义的术语 ） 应被解释为具有与相关领域的环境中它们的意思相一致的意思 ， 而 将不以理想的或过于正式的含义来解释它们的意思 。
图 1A 至 图 1Q 是示出根据本 发明构思示例实施例的制造半导 体装置的方法的剖 视图 。
参照图 1A ， 可以准 备第一基板 10 。 第一基板 10 可以用作 载体 。 第一基板 10 可以是硅裸晶片 （ silicon bare wafer ） 和玻璃基板等 。 在下文中 ， 第一基板 10 可以被 称为载体或载体晶片 。
参照图 1B ， 可以在第一基板 10 上形成第一粘合 层 12 。 第一粘合 层 12 可以由例如 热固性树脂或热塑性树脂形成 。 在固化之后 ， 即使 对热固性树脂施加热时 ， 热固性树脂也不会呈现变软的性质 （ soft property ）。 第一粘合 层 12 的形成可以包括在第一基板 10 上均 匀地涂覆粘合剂溶液 ， 然后 ， 加 热粘合剂溶液并使其固 化 。 固化的 结果为 ， 第一粘合 层 12 可以具有非常 稳定的表面 ， 这可能导致难于形成后续的释放层 （ release layer ）。 为了避免该困难 ， 可以 执行使第一粘合层 12 的表面活化的工 艺 。 第一粘合 层 12 的活化可以包括利用例如化 学气相沉积 （ CVD ） 工 艺在第一粘合层 12 的表面上沉 积种子层 。 构成种子层的种子可以为与第一粘合层 12 的材料相同的材料 。
参照图 1C ， 可以在第一粘合 层 12 上形成第一 释放层 14 。 第一 释放层 14 可以由 热固性树脂形成 。 第一 释放层 14 可以形成 为交联剂的含量低于第一粘合层 12 的交 联剂的含量 。 第一 释放层 14 可以包括沿特定方向延伸的聚合物 链 ， 因此通 过施加与特定方向平行的力 ， 能 够在第一释放层 14 中 产生裂缝 。 第一 释放层 14 的形成可以包括在第一粘合 层 12 上涂覆 释放溶液 。 由于第一粘合 层 12 具有活化的表面 ， 因此可以以良好的 润湿性来涂覆释放溶液 。 例如 ， 可以在第一粘合 层 12 上涂覆 释放溶液以具有均匀厚度 。 释放溶液可以包含前驱体 。 其后 ， 可以固化 释放溶液以形成 第一 释放层 14 。 为了固化释放溶液 ， 可以利用例如化 学气相沉积 （ CVD ） 工 艺沉积化学反应材料 。 化 学反应材料可以与前驱体进行反应以引发用于形成第一释放层 14 的固化反 应 。
参照图 1D ， 可以准 备第二基板 30 。 第二基板 30 可以是其上集成有多 个半导体装置的装置晶片 。 第二基板 30 可以包括彼此面 对的第一表面 30a 和第二表面 30b 。 第二基板 30 可以包括多 个芯片部 CR 、 设置在芯片部 CR 之 间的划道部 （ scribe lane part ）SR 以及 设置在第二基板 30 的 边缘处的斜截部 ER 。 斜截部 ER 可以具有 与芯片部 CR 的 顶表面垂直分离的顶表面 。 可以在芯片部 CR 上 设置多个半导体装置 。
图 2A 是 图 1D 中的部分 'P1' 的放大 图 。
参照图 2A ， 晶体管 TR 可以 设置在芯片部 CR 的基板部 30c 上 。 晶体管 TR 可以被 层间绝缘层 34 覆盖 。 互 连线 33 可以 设置在层间绝缘层 34 之 间 。 可以 将通孔 35 设置为部分贯穿层间绝缘层 34 和基板部 30c 并且连接到互连线 33 中的一 条 （ 例如 ， 构成第一金属层 ）。 通孔 35 可以由金 属材料 （ 例如 ， 铜 ） 形成 。 扩散阻挡层 32 和 绝缘层 31 可以共形地 设置在通孔 35 和基板部 30c 之 间以及通孔 35 和 层间绝缘层 34 之 间 。 第一 导电焊盘 36 可以 设置在层间绝缘层 34 上 。 第一 导电焊盘 36 的一部分和 层间绝缘层 34 的一部分可以被第一 钝化层 37 覆盖 。 第一 导电凸块 38 可以被 设置为贯穿第一钝化层 37 并且与第一导电焊盘 36 接 触 。 第一 导电凸块 38 可以由 锡 、 铅和铜等形成 。 第一 导电凸块 38 可以包括 焊球 。
如 图 2A 中所示 ， 通孔 35 可以 与构成第一金属层的互连线 33 中的一 条接触 ， 但是在某些 实施例中 ， 通孔 35 可以形成 为与互连线 33 的其他 层接触或者具有与基板部 30c 的 顶表面共面的顶表面 。 由于第一 导电凸块 38 的存在 ， 第二基板 30 的第二表面 30b 可 为不平坦的 。 在某些 实施例中 ， 第二表面 30b 可以是第一 钝化层 37 的 顶表面 ， 第一表面 30a 可以是基板部 30c 的底表面 。
参照图 1E ， 可以在第二基板 30 的第二表面 30b 上共形地形成第二 释放层 40 。 第二 释放层 40 可以由 热固性树 脂 层形成 。 第二 释放层 40 可以通 过与用于形成第一释放层 14 的工 艺相同的工艺形成 。 第二 释放层 40 可以形成 为共形地覆盖由第一导电凸块 38 导致的不平坦的表面 。 一旦 热固性树脂的第二释放层 40 固化 ， 则在应用于传统的半导体制造工艺的温度条件下不会改变第二释放层 40 的材料性 质 （ 例如 ， 形 状 ）， 因此 ， 能 够防止第一导电凸块 38 在后 续的工艺 （ 例如 ， 背面 研磨工艺 、 焊盘形成工艺和模制工艺 ） 中 变形 。
参照图 1F ， 可以在第二 释放层 40 上涂覆第二粘合 剂溶液 42a 。 第二粘合 剂溶液 42a 可以包括 与第一粘合剂溶液的材料相同的材料 。 第二粘合 剂溶液 42a 可以包括 热固性树脂 。
参照图 1G 和 图 1H ， 在第二基板 30 上 ， 可以以第一 释放层 14 面 对第二基板 30 的方式 设置第一基板 10 。 然后 ， 第一 释放层 14 可以 与第二粘合剂溶液 42a 接 触 。 第二粘合 剂溶液 42a 可以被加 热并固化以形成坚固地附着到第一释放层 14 的第二粘合 层 42 。 一旦 热固性树脂的第二粘合层 42 固化 ， 则在应用于传统的半导体制造工艺的温度条件下不会改变第二粘合层 42 的材料性 质 （ 例如 ， 形 状 ）， 因此 ， 能 够防止第一导电凸块 38 在后 续的工艺 （ 例如 ， 背面 研磨工艺 、 焊盘形成工艺和模制工艺 ） 中 变形 。 第一基板 10 和第二基板 30 可以具有 与硅的杨氏模量基本相 等的 杨氏模量 。 第一基板 10 和第二基板 30 可以具有大 约几 GPa 至几百 GPa 的 杨氏模量 。 粘合 层 12 和 42 可以具有 与释放层 14 和 40 的 杨氏模量基本相等的杨氏模量 。 粘合 层 12 和 42 以及 释放层 14 和 40 的 杨氏模量可以小于基板 10 和 30 的 杨氏模量 。 例如 ， 粘合 层 12 和 42 以及 释放层 14 和 40 可以具有几 MPa 至几百 MPa 的 杨氏模量 。 第一粘合 层 12 和第二粘合 层 42 之 间的粘合强度可以小于第一粘合层 12 和第一基板 10 之 间以及第二粘合层 42 和第二基板 30 之 间的粘合强度 。
图 2B 是 图 1I 中的部分 'P1' 的放大 图 。
参照图 1I 和 图 2B ， 可以 执行背面研磨工艺以将第二基板 30 的 邻近于第一表面 30a 的一部分去除特定深度 。 例如 ， 可以部分地去除基板部 30c 以暴露通孔 35 。 在去除工 艺期间 ， 可以去除斜截部 ER 。 可以通 过回蚀工艺使基板部 30c 部分凹 进 ， 因此可以部分地暴露 绝缘层 31 的 侧壁 。
图 2C 是 图 1J 中的部分 'P1' 的放大 图 。
参照图 1J 和 图 2C ， 可以在基板部 30c 的凹 进的底表面上形成第二钝化层 39 ， 并且可以使第二导电焊盘 41 形成 为与通孔 35 接 触 。 尽管未示出 ， 但是凸 块或再分配线可以随后形成为连接到第二导电焊盘 41 。
在某些 实施例中 ， 在背面 研磨工艺或形成第二导电焊盘 41 的工 艺中可能产生热量 ， 或者背面 研磨工艺或形成第二导电焊盘 41 的工 艺可能需要热量 。 由于 释放层 14 和 40 以及粘合 层 12 和 42 可以由 热固性树脂形成 ， 因此可以防止 它们因这样的热量而物理变形 ， 因此第一基板 10 可以不 脱离第二基板 30 。 从而 ， 能 够防止工艺失效 。
在背面 研磨工艺或焊盘形成工艺之后 ， 第二基板 30 可以 与第一基板 10 分离 。
参照图 1K 和 1L ， 与第一基板 10 附着的第二基板 30 可以 设置在例如芯片附着带 43 上 。 这里 ， 第二基板 30 可以以第一表面 30a 与芯片附着带 43 接 触的方式设置 。 然后 ， 可以通 过机械装置 45 在第一 释放层 14 的一 个端部处形成裂缝 ， 然后 ， 可以利用 真空工具拉起第一基板 10 的端部 。
可以基于 图 3 中示出的 双悬臂梁断裂模型来描述使第一基板 10 与第二基板 30 分离的工 艺 。
参照图 3 ， 粘合 层 3 可以 设置在两个悬臂梁 1 和 2 之 间以使它们附着 。 使 悬臂梁 1 和 2 彼此分离的力 P 可以 与悬臂梁 1 和 2 的 杨氏模量的平方根成比例 。 换言之 ， 如果 悬臂梁 1 和 2 的 杨氏模量大 ， 则更难于使悬臂梁 1 和 2 彼此分离 。
如果第一基板 10 和第二基板 30 中的至少一 个与第一释放层 14 直接接 触 ， 而 没有粘合层 12 和 42 ， 则几乎不可能执行分离步骤 ， 或者即使完成分离 时 ， 由于第一基板 10 和第二基板 30 具有几 GPa 至几百 GPa 的非常高的 杨氏模量 ， 所以第二基板 30 也可能被 损坏或破坏 。 另外 ， 由于第二基板 30 的第二表面 30b 具有由第一 导电凸块 38 导致的不平坦的表面 ， 因此第二基板 30 和第二 释放层 40 可以具有增加的接 触面积并且形成连锁结构 ， 这使得难于执行分离工艺 。
然而 ， 根据本 发明构思的示例实施例 ， 如 图 1K 和 1L 中所示 ， 第一粘合 层 12 可以 设置在第一基板 10 和第一 释放层 14 之 间 ， 第二粘合 层 42 可以 设置在第二基板 30 和第一 释放层 14 之 间 ， 粘合 层 12 和 42 可以具有几 MPa 至几百 MPa 的相 对小的杨氏模量 ， 因此 ， 可以使分离工 艺所需要的力减小 。 因此 ， 能 够易于使第一基板 10 脱离第二基板 30 。 另外 ， 释放层 14 和 40 的交 联剂的含量可以比粘合层 12 和 42 的交 联剂的含量低 ， 并且释放层 14 和 40 可以由沿特定方向或路 径延伸的聚合物链形成 。 结果 ， 可以均 匀地发生塑性变形并且裂缝可以连续地蔓延 （ propagated ）。 因此 ， 能 够使第一基板 10 更容易地 脱离第二基板 30 。 换言之 ， 该方法的使用可使减少工艺失效成为可能并且改善制造良率 。 在分离第一基板 10 的工 艺之后 ， 第一剩余 释放层 14a 可剩余在第一粘合 层 12 上 ， 第二剩余 释放层 14b 可剩余在第二粘合 层 42 上 。
可以 从第一基板 10 去除第一粘合 层 12 和第一剩余 释放层 14a ， 然后 ， 第一基板 10 可被回收利用 。 在第一粘合 层 12 由 热固性树脂形成的情况下 ， 可以更容易地 执行第一粘合层 12 的去除 。
可 选择地 ， 在回收利用第一基板 10 之前 ， 可以省略第一粘合 层 12 和第一剩余 释放层 14a 的去除 。
参照图 1M ， 可以利用例如有机溶 剂从第二粘合层 42 去除第二剩余 释放层 14b ， 以暴露第二粘合 层 42 的表面 。 如在形成第一粘合 层 12 的工 艺中所描述的 ， 第二粘合 层 42 的表面可以 处于稳定状态 。 因此 ， 为了活化第二粘合层 42 的表面 ， 可以利用例如 氩的等离子体来处理第二粘合层 42 的表面 。
参照图 1N ， 可以利用附着有 胶带的辊 47 来去除第二粘合层 42 ， 从而暴露第二释放层 40 。 辊 47 可以附着到第二粘合 层 42 的端部 ， 并且滚动以从第二释放层 40 去除第二粘合 层 42 。 这里 ， 在第二粘合 层 42 与第二基板 30 直接接 触而没有第二释放层 40 的情 况下 ， 第二基板 30 可能被 损坏或破坏 。 然而 ， 根据本 发明构思的示例实施例 ， 第二 释放层 40 可以保 护第二基板 30 免受 这样的问题 。
参照图 1O ， 可以通 过例如有机溶剂来去除第二释放层 40 ， 以暴露第二基板 30 。 然后 ， 可以例如利用 氮气来去除或干燥有机溶剂 。
参照图 1P ， 可以 执行锯切 （ sawing ） 工 艺以切割划道部 SR 并将得到的结构分离成芯片部 CR 。
参照图 1Q ， 可以 将每个分开的芯片部 CR 例如以倒装芯片 键合的方式安装在封装基板 50 上 。 在下文中 ， 把芯片部 CR 称为第一半导体芯片 CR 。 可以 将第二半导体芯片 54 例如以倒装芯片 键合的方式安装在第一半导体芯片 CR 上 。 然后 ， 可以 执行模制工艺以形成覆盖第一半导体芯片 CR 和第二半 导体芯片 54 的模制 层 58 。 可以使外部 焊球 52 附着在封装基板 50 的底表面上 ， 结果 ， 可以形成半 导体封装件 100 。
图 4 是示出根据本 发明构思另一示例实施例的制造半导体装置的方法的剖视图 。
参照图 4 ， 可以 将附加释放层 11 置于第一基板 10 和第一粘合 层 12 之 间 。 可以利用 与用于形成释放层 14 和 40 的方法相同的方法 来形成附加释放层 11 ， 并且附加释放层 11 可以由 与释放层 14 和 40 的材料相同的材料形成 。 使用附加 释放层 11 可以更有效地去除第一粘合 层 12 或 从第一基板 10 整 齐地去除第一粘合层 12 。
图 5A 至 图 5F 是示出根据本 发明构思又一示例实施例的制造半导体装置的方法的剖视图 。
参照图 5A ， 在如 图 1J 中所示形成第二 导电焊盘 41 之后 ， 可以 将第二半导体芯片 54 安装在第二基板 30 上 。 第二半 导体芯片 54 可以分 别设置在芯片部 CR 上 。 第二半 导体芯片 54 可以通 过第二导电凸块 56 连接到第二导电焊盘 41 。 第二半 导体芯片 54 的 宽度可以小于芯片部 CR 的 宽度 。
参照图 5B ， 可以形成下 填充树脂层 59 以 填充第二半导体芯片 54 和第二基板 30 之 间的间隙区域 。
参照图 5C ， 可以形成模制 层 58 ， 以覆盖第二半 导体芯片 54 和第二基板 30 。 模制 层 58 可 对应于晶片级模制层 。 在形成模制 层 58 期 间 ， 可以 将所得结构加热到大约 180℃ 至 200℃ 的 温度 。 这里 ， 在第二 释放层 40 和第二粘合 层 42 由 热塑性树脂形成的情况下 ， 180℃ 至 200℃ 的高 温可以导致第二释放层 40 和第二粘合 层 42 的材料性 质的改变 ， 因此 ， 第一 导电凸块 38 可能 变形 。 例如 ， 由于工 艺温度高 ， 第二 释放层 40 和第二粘合 层 42 可以被液化 并且第一导电凸块 38 可被熔化 ， 从而导致第一导电凸块 38 中的相 邻的第一导电凸块 38 之 间的短路 。 然而 ， 根据本 发明构思的示例实施例 ， 第二 释放层 40 和第二粘合 层 42 可以由 热固性树脂形成 ， 因此 ， 即使在高的工 艺温度下也可以防止第二释放层 40 和第二粘合 层 42 的材料性 质的变化 。 因此 ， 能 够防止第一导电凸块 38 的 变形 。
参照图 5D ， 与参照图 1K 和 图 1L 描述的先前 实施例相似 ， 可以利用机械装置 45 在第一 释放层 14 的一 个端部处形成裂缝 ， 然后 ， 可以利用 真空工具拉起第一基板 10 的端部 。 因此 ， 第一基板 10 可以 脱离第二基板 30 ， 并且第一剩余释放层 14a 可剩余在第一粘合 层 12 上 ， 第二剩余 释放层 14b 可剩余在第二粘合 层 42 上 。
参照图 5E ， 与参照图 1M 至 图 1O 描述的先前 实施例相似 ， 可以 从第二基板 30 顺序地去除第二剩余释放层 14b 、 第二粘合 层 42 以及第二 释放层 40 。 因此 ， 第二基板 30 可以被暴露 。
参照图 5F ， 可以 执行分离工艺 ， 以切割 划道部 SR 和其上的模制 层 58 并形成彼此分离的多个半导体封装件 101 。 半 导体封装件 101 可以 对应于晶片级封装件 。 在半 导体封装件 101 中 ， 第二半 导体芯片 54 可以安装在用作芯片部 CR 的第一半 导体芯片 CR 上 ， 模制 层 58 可以形成 为覆盖所得结构 。 第一 导电凸块 38 可以用作 传输来自半导体封装件 101 的信 号或者将信号传输到半导体封装件 101 的外部通路 。
图 6A 和 图 6B 是示出根据本 发明构思再一示例实施例的制造半导体装置的方法的剖视图 。
参照图 6A ， 可以 对图 5C 的晶片 级模制层 58 执行研磨和 抛光工 艺以去除模制层 58 的一部分 并暴露第二半导体芯片 54 的 顶表面 。 这里 ， 可以部分地去除第二半 导体芯片 54 以降低厚度 。 然后 ， 与参照图 5D 描述的先前 实施例相似 ， 可以去除第一基板 10 ， 然后 ， 可以 顺序地去除第二粘合层 42 和第二 释放层 40 。
参照图 6B ， 可以 执行分离工艺 ， 以切割 划道部 SR 和其上的模制 层 58 并且形成彼此分离的多个半导体封装件 102 。
图 7 是示出根据本 发明构思还一示例实施例的制造半导体装置的方法的剖视图 。
参照图 7 ， 根据本 实施例 ， 与图 1H 的 实施例不同 ， 第二基板 30 可以不被覆盖有第二 释放层 40 ， 并且与第二粘合层 42 直接接 触 。 可以 与参照图 1A 至 图 1Q 描述的先前 实施例相似地执行其他工艺 。
图 8A 至 图 8E 是示出根据本 发明构思进一步示例实施例的制造半导体装置的方法的剖视图 ， 图 9 是 图 8A 的部分 'P2' 的放大 图 。
参照图 8A 和 图 9 ， 根据本 实施例 ， 第二基板 30 可以不包括 图 2A 中的通孔 35 、 扩散阻挡层 32 、 绝缘层 31 以及第一 导电凸块 38 。 因此 ， 第二基板 30 的第二表面 30b 可以相 对平坦 。 然后 ， 与参照图 1A 至 图 1H 描述的先前 实施例相似 ， 可以在第二基板 30 上 设置第二释放层 40 、 第二粘合 层 42 、 第一 释放层 14 以及第一粘合 层 12 ， 以使第一基板 10 附着在第二基板 30 上 。
参照图 8B ， 与先前实施例相似 ， 可以利用背面 研磨工艺去除第二基板 30 的 邻近于第一表面 30a 的一部分 。 结果 ， 第二基板 30 可以具有 减小的厚度 。 对于背侧照明图像传感器 ， 这能够缩短光的传播距离 。 可 选择地 ， 即使 没有图像传感器 ， 这也能够减小半导体芯片的厚度并且从而利用小尺寸半导体装置的趋势 。 根据本 实施例 ， 由于第二基板 30 不包括通孔 35 ， 因此背面 研磨工艺不会暴露任何通孔 35 。
参照图 8C ， 与参照图 1K 和 图 1L 描述的先前 实施例相似 ， 可以利用机械装置 45 在第一 释放层 14 的一 个端部处形成裂缝 ， 然后 ， 可以利用 真空工具拉起第一基板 10 的端部 。 因此 ， 第一基板 10 可以 脱离第二基板 30 ， 第一剩余 释放层 14a 可以剩余在第一粘合 层 12 上 ， 第二剩余 释放层 14b 可以剩余在第二粘合 层 42 上 。
参照图 8D ， 与参照图 1M 至 图 1O 描述的先前 实施例相似 ， 可以 从第二基板 30 顺序地去除第二剩余释放层 14b 、 第二粘合 层 42 以及第二 释放层 40 。 因此 ， 第二基板 30 可以被暴露 。 可以 执行锯切工艺以切割划道部 SR 并使芯片部 CR 相互分离 。
参照图 8E ， 可以利用例如附加粘合 层 64 将每个分离的芯片部 CR 附着在封装基板 50 上 。 在下文中 ， 芯片部 CR 可以被 称为半导体芯片 CR 。 第一 导电焊盘 36 可以利用引 线 62 电连接到封装基板 50 。 可以 执行模制工艺以形成覆盖半导体芯片 CR 的模制 层 58 。 然后 ， 可以使外部 焊球 52 附着在封装基板 50 的底表面上 ， 结果 ， 可以形成半 导体封装件 103 。
前述半 导体封装技术可以应用于各种类型的半导体装置以及包括该半导体装置的封装模块 。
图 10 是示出包括根据本 发明构思示例实施例的半导体封装件的封装模块的示例的示意图 。 参照图 10 ， 封装模 块 1200 可以包括安装在封装基板 1210 上的半 导体 IC 芯片 1220 和四方扁平封装 （ QFP ） 型半 导体 IC 芯片 1230 。 半 导体 IC 芯片 1220 和 1230 中的至少一 个可以包括根据本发明构思示例实施例的半导体封装件 。 封装模 块 1200 可以通 过设置在封装基板 1210 的一 侧处的外部连接端子 1240 连接到外部电子装置 。
前述半 导体封装技术可以应用于电子系统 。 图 11 是示出包括根据本 发明构思示例实施例的半导体封装件的电子系统的示例的框图 。 参照图 11 ， 电子系统 1300 可以包括控制器 1310 、 输入 / 输出 （ I/O ） 单元 1320 以及存 储装置 1330 。 控制器 1310 、I/O 单元 1320 以及存 储装置 1330 可以通 过数据总线 1350 相互接合 。 数据总线 1350 可以 对应于电信号传输通过的通路 。 控制器 1310 可以包括微 处理器 、 数字信号处理器 、 微控制器或其他 逻辑装置中的至少一个 。 所述其他 逻辑装置的功能可以与微处理器 、 数字信号处理器和微控制器中的任何 一 个的功能相似 。 控制器 1310 和存 储装置 1330 可以包括根据本 发明构思的示例实施例的半导体封装件 。 I/O 单元 1320 可以包括按 键 、 键盘和 / 或 显示单元 。 存 储装置 1330 可以存 储由控制器 1310 执行的数据和 / 或指令 。 存 储装置 1330 可以包括易失性存 储装置和 / 或非易失性存 储装置 。 例如 ， 存 储装置 1330 可以包括 闪速 （ FLASH ） 存 储装置 。 可以以固 态硬盘 （ SSD ） 来实现闪速存储装置 。 在 这种情况下 ， 电子系统 1300 可以 将大量数据稳定地存储到闪速存储系统 。 电子系统 1300 还可以包括将电数据传输到通信网络或接收来自通信网络 的 电数据的接口单元 1340 。 可以通 过无线或电缆来操作接口单元 1340 。 例如 ， 接口 单元 1340 可以包括用于无 线通信的天线或用于电缆通信的收发器 。 尽管附图中未示出 ， 但是 还可以在电子系统 1300 中 设置应用程序芯片组和 / 或相机 图像处理器 （ CIS ）。
可以以移 动系统 、 个人计算机 、 工 业计算机或执行各种功 能的 逻辑系统来实现电子系统 1300 。 例如 ， 移 动系统可以是个人数字助理 (PDA) 、 便携式 计算机 、 网络平板电脑 (web tablet) 、 无 线电话 、 移 动电话 、 膝上 计算机 、 数字音乐系统和信息发送 / 接收系 统中的一个 。 当电子系统 1300 执行无线通信时 ， 可以利用通信系 统的通信接口协议 （ 例如 ， CDMA 、GSM、NADC、 E-TDMA、WCDMA、CDMA2000、 Wi-Fi、 多点 Wi-Fi 、 蓝牙 、 DECT 、 无 线 USB 、Flash-OFDM、IEEE 802.20、GPRS、iBurst、WiBro、WiMAX、 高 级 WiMAX 、UMTS-TDD、HSPA、EVDO、 高 级 LTE 和 MMDS 等 ） 来使用电子系统 1300 。
应用上述半导体封装技术的半导体装置可以以存储卡的形式设置 。 图 12 是示出包括根据本 发明构思示例实施例的半导体封装件的存储系统的示例的框图 。 参照图 12 ， 存 储系统 1400 可以包括非易失性存 储装置 1410 和存 储控制器 1420 。 非易失性存 储装置 1410 和存 储控制器 1420 可以存 储数据或读取存储的数据 。 非易失性存 储装置 1410 可以以根据本 发明构思示例实施例的半导体封装件的形式设置 。 存 储控制器 1420 可以控制非易失性存 储 装置 1410 ， 从而响应于主机 1430 的 读取 / 写入请求来读取存储的数据和 / 或存 储数据 。
尽管已经具体地示出并描述了本发明构思的示例实施例 ， 但是本 领域普通技术人员将理解的是 ， 在不 脱 离 权利要求的精神和范围的情况下 ， 可以在 这里做出形式和细节上的改变 。
 工业实用性
可应用本发明构思的示例实施例来实现半导体装置。

Claims (21)

  1. 【 Claim 1 】
    一 种 制造半 导 体装置的方法，所述方法包括：
    在第一基板上 顺 序地形成第一粘合 层 和第一 释 放 层 ；
    在第二基板上 顺 序地形成第二 释 放 层 和第二粘合 层 ；以及
    以第一 释 放 层与 第二粘合 层 接 触 的方式使第一基板附着到第二基板 。
  2. 【Claim 2】
    如权利要求1所述的方法，所述方法还包括在形成第一粘合层和第一释放层之前，在第一基板上形成附加释放层。
  3. 【Claim 3】
    如权利要求1所述的方法，所述方法还包括：
    执行背面研磨工艺以降低第二基板的厚度；以及
    在第二基板上形成导电焊盘。
  4. 【Claim 4】
    如权利要求3所述的方法，所述方法还包括使第一释放层开裂以使第一基板与第二基板分离。
  5. 【Claim 5】
    如权利要求4所述的方法，所述方法还包括锯切第二基板以形成相互分离的半导体芯片。
  6. 【Claim 6】
    如权利要求5所述的方法，所述方法还包括：
    将每个半导体芯片安装在封装基板上；
    形成模制层以覆盖半导体芯片；以及
    使外部焊球附着到封装基板的底表面上。
  7. 【Claim 7】
    如权利要求3所述的方法，所述方法还包括：
    将相互分隔开的第一半导体芯片安装在第二基板上，每个第一半导体芯片与导电焊盘接触；
    在第二基板上形成模制层以覆盖第一半导体芯片；
    使第一释放层开裂以使第一基板与第二基板分离；以及
    执行沿第一半导体芯片之间的区域切割模制层和第二基板的一部分的分离工艺，从而形成半导体封装件，每个半导体封装件包括第一半导体芯片、设置在第一半导体芯片下方的第二半导体芯片以及覆盖第一半导体芯片的模制层。
  8. 【Claim 8】
    如权利要求7所述的方法，所述方法还包括，在使第一基板分离之前，执行研磨工艺以去除模制层的一部分。
  9. 【Claim 9】
    如权利要求3所述的方法，其中，第二基板包括通孔，执行背面研磨工艺以暴露通孔。
  10. 【Claim 10】
    如权利要求1所述的方法，其中，第一粘合层和第二粘合层以及第一释放层和第二释放层由热固性树脂形成。
  11. 【Claim 11】
    如权利要求10所述的方法，其中， 第一释放层和第二释放层形成为交联剂的含量低于第一粘合层和第二粘合层的交联剂的含量。
  12. 【Claim 12】
    如权利要求10所述的方法，其中，第一粘合层和第二粘合层以及第一释放层和第二释放层形成为杨氏模量小于第一基板和第二基板的杨氏模量。
  13. 【Claim 13】
    如权利要求1所述的方法，其中，第一粘合层是热塑性树脂层，第二粘合层、第一释放层以及第二释放层是热固性树脂层。
  14. 【Claim 14】
    如权利要求1所述的方法，其中，第二基板还包括设置在第二基板的顶表面上以与第二释放层接触的多个导电凸块。
  15. 【Claim 15】
    如权利要求1所述的方法，其中，第一基板是载体，第二基板是具有半导体装置的装置晶片。
  16. 【Claim 16】
    如权利要求1所述的方法，其中，第一粘合层和第二粘合层之间的粘合强度小于第一粘合层和第一基板之间的粘合强度以及第二粘合层和第二基板之间的粘附强度。
  17. 【Claim 17】
    一种制造半导体装置的方法，所述方法包括：
    利用顺序地设置在第一基板和第二基板之间的第一粘合层、第一释放层和第二粘合层将第一基板附着到第二基板；
    以及使第一释放层开裂以使第一基板与第二基板分离。
  18. 【Claim 18】
    如权利要求17所述的方法，所述方法还包括在第二粘合层和第二基板之间形成第二释放层。
  19. 【Claim 19】
    如权利要求18所述的方法，其中，第一释放层、第二粘合层和第二释放层包含热固性树脂。
  20. 【Claim 20】
    如权利要求18所述的方法，所述方法还包括执行背面研磨工艺以降低第二基板的厚度。
  21. 【Claim 21】
    如权利要求17所述的方法，其中，第二基板包括芯片部和芯片部之间的划道部，所述方法还包括切割划道部以使芯片部相互分离。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390281A (zh) * 2017-08-11 2019-02-26 美光科技公司 半导体装置结构和其处理方法与系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102320673B1 (ko) * 2016-12-28 2021-11-01 인벤사스 본딩 테크놀로지스 인코포레이티드 적층된 기판의 처리
US10964664B2 (en) * 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法
US11978685B2 (en) * 2019-07-25 2024-05-07 Intel Corporation Glass core patch with in situ fabricated fan-out layer to enable die tiling applications
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1668716A (zh) * 2002-06-24 2005-09-14 洛克泰特(R&D)有限公司 可光固化的粘合剂组合物及其具有低卤离子含量的反应产物
CN101764047A (zh) * 2008-12-23 2010-06-30 国际商业机器公司 减薄半导体衬底的方法
CN102290367A (zh) * 2010-06-21 2011-12-21 布鲁尔科技公司 从载体基底中移去可逆向安装的器件晶片的方法和装置
CN102420114A (zh) * 2002-06-03 2012-04-18 3M创新有限公司 层压体以及用该层压体制造超薄基片的方法和设备
US20120329249A1 (en) * 2011-06-22 2012-12-27 Ahn Jung-Seok Methods of processing substrates
US20130192754A1 (en) * 2012-01-26 2013-08-01 Sumitomo Bakelite Co., Ltd. Room Temperature Debonding Composition, Method and Stack
CN103367221A (zh) * 2013-07-23 2013-10-23 华进半导体封装先导技术研发中心有限公司 一种晶圆拆键合工艺及系统
CN103403855A (zh) * 2011-02-28 2013-11-20 道康宁公司 晶片结合系统及其结合与剥离的方法
CN103426808A (zh) * 2013-09-05 2013-12-04 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构以及键合与拆键合方法
CN103441093A (zh) * 2013-09-05 2013-12-11 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7089701B2 (en) 2004-01-23 2006-08-15 Steven Frisch Glue board and packaging assembly
US7226812B2 (en) 2004-03-31 2007-06-05 Intel Corporation Wafer support and release in wafer processing
JP2005340655A (ja) 2004-05-28 2005-12-08 Shinko Electric Ind Co Ltd 半導体装置の製造方法および半導体基板の支持構造体
WO2007099146A1 (de) 2006-03-01 2007-09-07 Jakob + Richter Ip-Verwertungsgesellschaft Mbh Verfahren zum bearbeiten insbesondere dünnen der rückseite eines wafers, wafer-träger-anordnung hierfür und verfahren zur herstellung einer solchen wafer-träger-anordnung
CN102203326A (zh) 2008-09-05 2011-09-28 古河电气工业株式会社 带有载体的极薄铜箔以及贴铜层压板或印刷线路基板
JP5489546B2 (ja) 2009-06-11 2014-05-14 東京応化工業株式会社 貼付方法及び貼付装置
JP5135319B2 (ja) 2009-11-09 2013-02-06 日東電工株式会社 積層体およびその用途と製造方法
JP5589406B2 (ja) 2010-01-26 2014-09-17 日立化成株式会社 半導体ウェハ加工用接着フィルム及びその製造方法
JP2012109538A (ja) 2010-10-29 2012-06-07 Tokyo Ohka Kogyo Co Ltd 積層体、およびその積層体の分離方法
JP5802106B2 (ja) 2010-11-15 2015-10-28 東京応化工業株式会社 積層体、および分離方法
JP5912311B2 (ja) 2011-06-30 2016-04-27 株式会社ディスコ 被加工物の研削方法
KR20130046150A (ko) 2011-10-27 2013-05-07 엘지디스플레이 주식회사 플렉서블 디스플레이 장치의 제조장치 및 그 제조방법
US20130201635A1 (en) 2012-02-08 2013-08-08 Brewer Science Inc. Fluorinated silane coating compositions for thin wafer bonding and handling
KR102077248B1 (ko) 2013-01-25 2020-02-13 삼성전자주식회사 기판 가공 방법
KR102046534B1 (ko) * 2013-01-25 2019-11-19 삼성전자주식회사 기판 가공 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420114A (zh) * 2002-06-03 2012-04-18 3M创新有限公司 层压体以及用该层压体制造超薄基片的方法和设备
CN1668716A (zh) * 2002-06-24 2005-09-14 洛克泰特(R&D)有限公司 可光固化的粘合剂组合物及其具有低卤离子含量的反应产物
CN101764047A (zh) * 2008-12-23 2010-06-30 国际商业机器公司 减薄半导体衬底的方法
CN102290367A (zh) * 2010-06-21 2011-12-21 布鲁尔科技公司 从载体基底中移去可逆向安装的器件晶片的方法和装置
CN103403855A (zh) * 2011-02-28 2013-11-20 道康宁公司 晶片结合系统及其结合与剥离的方法
US20120329249A1 (en) * 2011-06-22 2012-12-27 Ahn Jung-Seok Methods of processing substrates
US20130192754A1 (en) * 2012-01-26 2013-08-01 Sumitomo Bakelite Co., Ltd. Room Temperature Debonding Composition, Method and Stack
CN103367221A (zh) * 2013-07-23 2013-10-23 华进半导体封装先导技术研发中心有限公司 一种晶圆拆键合工艺及系统
CN103426808A (zh) * 2013-09-05 2013-12-04 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构以及键合与拆键合方法
CN103441093A (zh) * 2013-09-05 2013-12-11 华进半导体封装先导技术研发中心有限公司 用于临时键合的载片结构及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390281A (zh) * 2017-08-11 2019-02-26 美光科技公司 半导体装置结构和其处理方法与系统
CN109390281B (zh) * 2017-08-11 2023-08-08 美光科技公司 半导体装置结构和其处理方法与系统

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CN106165074B (zh) 2020-05-12
WO2015140595A1 (zh) 2015-09-24
US10157766B2 (en) 2018-12-18
US20170004990A1 (en) 2017-01-05

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