CN106133712B - 具有双向同步/控制字线的串行时分复用总线 - Google Patents

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Abstract

一个特征涉及将音频处理子系统(即，本地节点)与音频编解码器(CODEC)子系统(即，远程节点)互连的串行时分复用总线的同步。沿着该总线的双向传输线从音频处理子系统向音频CODEC子系统传送控制信号。音频处理子系统在传送控制信号时跟踪内部状态机相位计数。音频CODEC子系统也在接收这些信号时跟踪内部状态机相位计数。基于该相位计数来周期性地暂停或挂起音频处理子系统对控制信号的传输达固定时间区间以允许音频CODEC子系统将同步指示符信号发回给音频处理子系统，音频处理子系统使用该同步指示符信号来验证同步。这可例如每一百二十个相位计数执行一次。

Description

具有双向同步/控制字线的串行时分复用总线
相关申请的交叉引用
本申请要求于2014年3月27日向美国专利商标局提交的美国非临时专利申请No.14/227,235的优先权和权益，其全部内容通过援引纳入于此。
背景
领域
各种特征涉及串行时分复用(TDM)总线系统，尤其涉及供与无线计算设备联用的音频TDM总线系统。
背景技术
技术进步已产生越来越小且越来越强大的移动或无线计算设备，诸如移动电话、个人数字助理和平板计算机。移动电话和平板计算机可在无线网络上传达语音和数据分组。此外，许多无线设备包括被纳入其中的组件设备，诸如数码相机、数码摄像机、数字记录器和音频文件播放器。另外，无线设备可以处理可执行指令以提供网络浏览器应用或其他软件应用。
就音频处理而言，无线设备可包括音频编码器/解码器(CODEC)子系统和单独的音频处理子系统。例如，音频CODEC子系统可包括一个或多个CODEC、话筒(MIC)、耳机接口(HPHI/F)以及一个或多个扬声器。音频CODEC子系统从音频处理子系统接收音频数据，音频处理子系统又连接至无线设备的其他组件。可在音频CODEC子系统与音频处理子系统之间提供总线，诸如串行低功率芯片间媒体总线(SLIMbus)或其他串行时分复用(TMD)总线系统。音频CODEC子系统和音频处理子系统可被视为需要彼此同步的状态机。在当前设备中，通常以相当多的相应软件开销(包括分组成帧等)在总线的每个时钟周期上执行同步。
因此，需要提供改进的TDM总线系统以供与无线设备联用。
概述
在一个方面，一种能由第一设备操作的用于控制串行时分复用(TDM)总线的方法，第一设备连接至该总线，该方法包括：沿着该总线的双向传输线向也连接至该总线的第二设备传送控制信号；在沿着该双向传输线向第二设备传送控制信号时跟踪第一设备的相位计数；基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线获得来自第二设备的同步指示符信号；以及基于在传输被第一设备临时挂起时是否获得来自第二设备的同步指示符信号来验证第一设备与第二设备的同步。
在另一方面，耦合至具有双向传输线的串行时分复用(TDM)总线的第一设备的处理电路被配置成：沿着双向传输线向第二设备传送控制信号；在沿着该双向传输线向第二设备传送控制信号时跟踪相位计数；基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线获得来自第二设备的同步指示符信号；以及基于在传输被临时挂起时是否获得来自第二设备的同步指示符信号来验证与第二设备的同步。
在又一方面，一种设备包括：用于沿着总线的双向传输线向也连接至该总线的第二状态机传送控制信号的装置；用于在沿着该双向传输线向第二状态机传送控制信号时跟踪第一状态机的相位计数的装置；用于基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线获得来自第二状态机的同步指示符信号的装置；以及用于基于在传输被第一状态机临时挂起时是否获得来自第二状态机的同步指示符信号来验证第一状态机与第二状态机的同步的装置。
在再一方面，一种处理器可读存储介质具有一条或多条指令，该一条或多条指令在由至少一个处理电路执行时使得该至少一个处理电路：沿着串行时分复用(TDM)总线的双向传输线从第一设备向第二设备传送控制信号；在沿着该双向传输线向第二设备传送控制信号时跟踪第一设备的相位计数；基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线获得来自第二设备的同步指示符信号；以及基于在传输被第一设备临时挂起时对来自第二设备的同步指示符信号的接收来验证第一设备与第二设备的同步。
附图简述
图1解说了根据解说性示例的移动通信设备的计算平台处理系统。
图2解说了图1的示例性处理系统的音频处理模块(包括音频处理子系统和音频CODEC子系统)连同与其联用的组件选集。
图3解说了供与图2的音频处理模块联用的示例性串行TDM总线。
图4提供了供与图2的音频处理模块联用的串行TDM总线同步的概览。
图5解说了图2的音频处理模块的示例性同步组件。
图6解说了供与图2的音频处理模块联用的示例性定时信号。
图7解说了供与图2的音频处理模块联用的示例性循环冗余校验(CRC)设备。
图8解说了图7的供在音频处理模块内使用的示例性CRC组件。
图9解说了供在图2的音频CODEC子系统内使用的示例性解串器组件和数模(DAC)组件。
图10解说了供在图2的音频处理子系统内使用的示例性串行化器组件和模数(ADC)组件。
图11解说了供在TDM总线同步中使用的示例性本地节点状态机设备，其中本地节点可以是音频处理子系统。
图12解说了能由图11的本地节点状态机设备操作的规程。
图13进一步解说了能由图11的本地节点状态机设备操作的规程。
图14解说了能由图11的本地节点状态机设备操作的附加规程。
图15解说了供在TDM总线同步中使用的示例性远程节点状态机设备，其中远程节点可以是音频CODEC子系统。
图16解说了能由图15的远程节点状态机设备操作的规程。
图17解说了可在其中纳入图1-16的系统和设备的组件的示例性处理系统。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
本文使用词语“示例性”来意指“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。
概览
若干新颖特征涉及供与串行TDM总线联用的设备和方法。这些新颖特征可用在连接至总线的一个或多个设备或状态机(诸如音频处理子系统和音频CODEC子系统的状态机)中，但也适用于广范围的系统、装置和设备并达成各种各样的目标。
在一个方面，沿着TDM总线的双向传输线从音频处理子系统(即，本地节点)的状态机向音频CODEC子系统(即，远程节点)的状态机传送控制信号。本文中，双向传输线也可被称为双向SYNC/CW线，尤其是在提供该线以传送SYNC信号和控制字(CW)的示例中。在向远程节点传送控制信号时，本地节点跟踪其状态机的相位计数。在接收控制信号时，远程节点也跟踪它自己的状态机的相位计数。相位计数可以是例如在双向传输线上传送的控制信号的比特计数。本地节点对控制信号的传输被临时挂起或暂停达一时间区间(例如一个时钟周期)以允许远程节点向本地节点发回同步指示符信号(例如SYNC信号)。这在远程节点的状态机的每N个相位计数被执行一次，其中N可以是例如120。
本地节点随后基于在由本地节点进行的传输被临时挂起时的区间期间对SYNC信号的接收来验证同步。就这一点而言，如果在传输被临时挂起的区间期间本地节点接收到SYNC信号，则本地节点检测到总线被恰当地同步(即，本地节点和远程节点处于同步)。相反，如果在传输被临时挂起的区间期间未接收到SYNC信号，则本地节点检测到总线未同步(即，这两个节点处于失步)。以此方式，只要本地节点状态机和远程节点状态机两者处于相同的相位计数，远程节点就将在本地节点已暂停传输的时间区间期间传送同步指示符信号。本地节点由此将接收到SYNC信号并验证总线被恰当地同步。如果本地节点和远程节点的状态机失去同步并且不再处于相同的相位计数，则远程节点将不会在本地节点已暂停传输的时间区间期间传送SYNC信号。本地节点由此将不会在该区间期间接收到SYNC信号，并且由此将检测到缺乏同步。在此情形中，本地节点生成中断或其他恰适的信号以指示总线应当被重新同步并重传数据。以此方式，总线同步是基于本地节点和远程节点的状态机的相位来执行的。总线系统作为延迟锁相环(DLL)有效地操作，其中环历时对应于预定数目的计数。
SYNC信号可以是可在由本地节点进行的传输已被挂起的时间区间期间由远程节点在双向传输线上可靠地传送以供本地节点接收的任何恰适的信号。例如，SYNC信号可以是单个脉冲或是预定的脉冲序列。在一些示例中，远程节点可传送代表其相位计数的数字值，但这不是必需的。在本文所描述的各种示例中，本地节点在预期有SYNC信号的时间区间期间未接收到信号被认为指示缺乏同步。于是，只要本地节点在该时间区间期间在双向传输线上接收到可检测信号，同步就由此得到验证。
可在本地节点和远程节点两者内使用循环冗余校验(CRC)以检测在双向传输线上传送的控制字的传输问题。如果本地状态机和远程状态机的相位处于失步和/或CRC失败，则可发出中断以触发总线的重新同步和数据的重传。并非使用专用总线时钟，主机系统时钟可连同上电训练循环或学习模式一起被用于设置总线系统的DLL。除了其他优点以外，本文所描述的至少一些示例性串行TDM总线系统提供：较小或最小引脚计数、较小或最小硬件(HW)、低等待时间和抖动、低功耗以及差错恢复能力。“专有”总线而非“现成”总线的使用有助于控制产品在市场中的配售率。在一些示例中，该总线用0.18μm(微米)互补金属氧化物半导体(CMOS)技术(或更薄的平台)来实现，其具有4.9MHz或更高的比特率同时在总线的接收侧上使用一百个或更少的门。
在本文所描述的各种解说性示例中，提供串行TDM总线以供在低成本移动设备(诸如平板计算机或智能电话)中用来将该设备的音频CODEC子系统以高比特率(例如4.9兆赫兹(MHz))连接至该设备的音频处理子系统。在一些示例中，该总线具有六条线或通道：从音频处理子系统到CODEC子系统的两条高带宽音频数据传输线；从CODEC子系统到音频处理子系统的两条高带宽音频数据接收线；低带宽双向同步(SYNC)/控制字(CW)线；以及时钟(CLK)线。双向SYNC/CW线为双向传输线；所有其他线是单向的。数据和控制信号完好性主要是通过硬件(而非软件)以很少或没有数据分组成帧来监视的。这是部分地通过使用双向SYNC/CW线以确保总线的相对侧上的状态机之间的同相操作来达成的，其中接收侧(例如，音频CODEC)向传送侧(例如，音频处理子系统)周期性地发送其相位(或比特)计数的指示符以准许检测到缺乏状态机同步。即，同步是相对于高带宽音频数据在带外执行的。
示例性硬件环境和规程
图1解说了根据可利用各种新颖特征的一个示例的移动通信设备的无线计算平台处理系统100的示例性架构。系统100包括主处理电路102，其可对应于或者形成片上系统(SoC)处理器(诸如由高通公司(Qualcomm Incorporated)制造的骁龙(SnapdragonTM)处理器)的一部分。在此示例中，处理电路102包括3G/4G调制解调器104、WiFi组件106、全球定位系统(GPS)组件108、蓝牙(BluetoothTM(BT))无线子系统110和连接处理器112。处理电路102经由互连和外部存储器存储模块114连接至各种其他系统、子系统、模块和组件，在此示例中包括具有供与外部模块和设备120(诸如安全数字(SD)卡、通用串行总线(USB)记忆棒等)联用的外围设备/接口组件118的外围/外部设备子系统116。系统100还包括功率/时钟模块122，其可包括温度补偿晶体振荡器(TCXO)、锁相环(PLL)、时钟生成器、电池充电电路和功率管理器、以及电池监视器和平台资源/功率管理器(未单独示出)。应用处理子系统130可包括高速缓存131和应用处理器133，诸如专用集成电路(ASIC)。有源器件/传感器模块132可包括有源器件、传感器以及低功率传感器平台。提供了用于校正/优化/增强显示的多光谱多视图图像信号处理器(ISP)138。ISP 138还可包括各种多媒体处理器和加速计。存储器存储模块140包括片上存储器存储142、应用数据移动器144和通用计算图形处理器单元(GPGPU)146。显示模块148可包括显示处理器控制器以及显示器驱动器/触摸屏控制器和面板组件(未单独示出)。还提供了安全子系统154。
再进一步，提供了音频处理模块或系统156，其包括音频处理子系统158和音频CODEC子系统160，它们为一个或多个话筒(MIC)、扬声器(SPKR)和耳机接口(HPH I/F)提供连接。耳机164在虚线中示出，因为其为单独的外部设备。串行TDM总线166将音频处理子系统158与音频CODEC子系统160互连。
注意，系统100的一些组件(包括音频处理子系统158)形成移动站调制解调器(MSM)(其未单独示出)的一部分。系统100的其他组件(包括音频CODEC子系统160)形成功率管理集成电路(PMIC)(同样未单独示出)的一部分。出于性能或成本的原因，CODEC子系统160由此与音频处理子系统158分开，其中提供了总线166以连接这两个组件。还应注意，系统100内示出了各种其他内部总线或连接线以用于互连各种子系统或模块。为了简洁和清楚起见，未示出各种子系统或模块之中或之间的这些其他连接线或总线。应理解，图1并不旨在解说可在无线计算平台内采用的所有组件或子组件，而是仅仅示出示例性硬件环境的特征选集。
图2解说了无线计算平台处理系统200的示例，其中仅示出了少数组件选集。音频CODEC子系统260和音频处理系统258同样由串行TDM总线266来互连。该图中示出的其他组件包括耳机264(同样在虚线中示出)、低功率传感器平台236、BT子系统210、安全子系统254和外围设备子系统216。该图还示出了图2中未示出的少数组件，包括数字多媒体耳机接口270、调频(FM)数字音频广播(DAB)-数字混合广播(DHB)子系统272和SLIMbus片上网络(NOC)/桥接器274，该SLIMbus片上网络(NOC)/桥接器274将SLIMbus 276与单独的NOC总线278互连。
串行TDM总线266可被配置为具有较低或最低引脚计数以及较低或最低HW的多信道实时音频接口。在本文所描述的至少一些示例中，串行TDM音频接口总线266被配置成提供四个DAC话务信道，其中每个DAC话务信道具有4.8兆采样每秒(MSPS)且2比特/采样(例如9.6兆比特每秒(Mbps))的采样频率(FS)、5比特控制字、降压调控器和四个18比特电荷泵控制。串行TDM总线266还被配置成提供四个ADC话务信道，其中每个ADC话务信道具有4.8MSPS且2比特/采样(例如9.6Mbps)的FS。功耗可为：活跃(～10mW)；具有链路差错检测/通知的待机(小于1mW)和减电(～5uW)。这些仅为示例性值。
图3解说了音频处理模块356的示例，其解说了将音频处理子系统358的本地节点380(其可形成MSM的一部分)与音频CODEC子系统360的远程节点382(其可形成PMIC的一部分)互连的串行TDM总线366的组件。TDM总线的组件以实线示出以突出这些组件，而其他组件以虚线示出。在此特定示例中，TDM总线366包括一对单向“前向方向”传输线或通道384和386、一对单向“反向方向”传输线或通道388和390。还提供了双向SYNC/CW线或通道392连同时钟(CLK)线394。TDM总线的这6条线中的每条线还包括在输入和输出端子处的放大器或其他合适的器件。具体而言，TX0线384经由合适的端子连接至输入/输出(I/O)放大器306和308。TX1线386经由合适的端子连接至放大器310和312。RX0线388经由合适的端子连接至放大器314和316。RX1线390经由合适的端子连接至放大器318和320。双向SYNC/CW线392经由合适的端子连接至放大器302和304以用于从本地节点向远程节点传送控制字。双向SYNC/CW线还经由相同端子连接至放大器322和324以用于将SYNC信号从远程节点传送到本地节点。注意，放大器302接收控制信号303且放大器342接收控制信号325。如下文将解释的，这些控制信号为方向(DIR)控制信号，其允许双向SYNC/CW线392的“方向”被选择或改变。这将在下文中更详细地描述。在图3的示例中，时钟是从经由输入线398的系统CLK源396(例如19.2MHz)输入来推导出的。时钟信号(经由未示出的连接线)被馈送到本地节点380，并且随后经由耦合至I/O放大器326和328的时钟(CLK)线394被中继到远程节点382。
在一个示例中，TDM总线356提供使用19.2MHz主机时钟(经由系统CLK源396)的系统同步接口并且采用以下信号：TX[1:0]，用于向音频CODEC子系统360的DAC(未在此特定图中示出)递送音频处理器数据；RX[1:0]，用于从音频CODEC子系统向音频处理子系统递送ADC数据；SYNC，用于同步本地节点和远程节点的串行化器/解串器组件(同样未在此特定图中示出)；CW，用于从音频处理子系统向音频CODEC子系统递送控制信号；以及CLK，用于提供接口时钟。在这一配置下，本地节点380(或其各部分)可被视为音频处理子系统358的状态机。远程节点382(或其各部分)可被视为音频CODEC子系统360的状态机。
图4提供了图1-3的串行TDM总线的同步的概览，其中在左侧示出了由音频处理子系统本地节点执行的操作400并且在右侧示出了由音频CODEC子系统远程节点执行的操作402。开始于步骤404，本地节点沿着前述双向SYNC/CW线向远程节点传送控制信号(例如控制字(CW))同时跟踪本地节点状态机的相应相位计数，并且同时在各种分开的高数据率单向数据线上传送/接收音频数据。经由虚线406示出了至远程节点的CW信号和相应数据的传输。并发地，在步骤408，音频CODEC子系统的远程节点沿着双向SYNC/CW线接收CW控制信号同时跟踪远程节点的相应状态机相位计数，并且同时在分开的单向数据线上接收/传送音频数据。
在步骤410，远程节点在该双向线上向本地节点周期性地传送同步指示符(SYNC)信号以验证同步。例如，远程节点可以每120个步阶或比特(或者使用任何其他合适的步阶数目N)传送一次SYNC信号。并发地，在步骤414，本地节点暂停或挂起其在双向SYNC/CW线上对控制信号的传输以从远程节点接收SYNC信号。于是，如果远程节点被编程为每120个相位计数发送同步指示符信号，则本地节点将同样被编程为每120个相位计数暂停对控制信号的传输。假定本地状态机和远程状态机处于同步，则本地节点在其控制信号传输被暂停时将接收到SYNC信号并且同步由此将得到验证。否则，本地节点在其控制信号传输被暂停时将不会接收到SYNC信号并且同步由此将未得到验证。这由步骤416示出，其指示如果接收到同步指示符，则TDM总线处于同步；否则总线被认为处于失步。尽管未在图4中示出，但是假定总线被发现处于同步，则本地节点随后恢复双向SYNC/CW线上至远程节点的控制信号传输。否则，生成差错中断以触发总线所驻留的系统重新同步该总线并重传数据。
图5解说了本地节点(例如音频处理子系统)558和远程节点(例如音频CODEC子系统)560的组件选集，尤其是用于控制同步和用于提供初始学习模式的组件。在图5的示例中，放大器502和504连接至双向SYNC/CW线的本地节点端；而放大器506和508连接至双向SYNC/CW线的远程节点端。该图还解说了时钟(CLK)线594及其相应的发射和接收放大器596和598。初始沿着输入线512接收时钟信号，并且该时钟信号可为19.2MHz信号。时钟(CLK)信号被馈送到本地节点的同步和定时解码器514以及远程节点的相应同步和定时解码器516。本地节点的同步和定时解码器514对本地节点的状态机相位进行计数或跟踪(其中该状态机可对应于同步和定时解码器514的各种硬件状态)。本地节点的同步和定时解码器516对远程节点的状态机相位进行计数或跟踪(其中该状态机可对应于同步和定时解码器516的各种硬件状态)。就这一点而言，当沿着双向SYNC/CW线592从本地节点向远程节点传送CW数据时，同步和定时解码器514以及同步和定时解码器516的状态会改变。
当远程节点的相位计数达到预定值(例如，120个计数)时，同步和定时解码器516向SYNC/CW方向控制器524发送方向(DIR)信号，该SYNC/CW方向控制器524将合适的控制信号转发给放大器506以沿着双向SYNC/CW线592传送SYNC信号528。该SYNC信号由本地节点的放大器502接收作为远程_SYNC信号522，其被馈送到相位检测器530。并发地，本地节点的同步和定时解码器514跟踪其相位计数，并且在本地节点的相位计数达到相同预定值时，同步和定时解码器514沿着线534向相位检测器发送本地_SYNC信号。假定相位检测器530在其接收到远程_SYNC信号的相同区间(例如时钟周期)期间接收到本地_SYNC信号，则本地节点和远程节点被认为处于同步。输出时钟状态信号532以指示这些节点是否处于同步。如果这些节点不同步，则锁定信号被路由至较高层组件(未在图5中示出)，其重置TDM总线。
在不从远程节点向本地节点发送SYNC信号的区间期间，经由放大器504和508沿着双向SYNC/CW线592发送CW信号以用于处理该远程节点的其他组件。就这一点而言，放大器504(从未示出的控制组件)接收DIR信号505，该DIR信号505类似于由远程节点的放大器506接收到的DIR信号但为其逆信号。即，当远程节点的DIR信号指示该远程节点应当传送其SYNC信号时，本地节点的DIR信号处于相反状态，因此不同时传送CW信号。再进一步，注意，(本地节点和远程节点的)这两个同步和定时解码器可分别沿着输入线538和540从其他组件(未示出)接收用于处理的附加信号。
图6解说了可由图5的组件生成和处理的示例性同步定时信号。示出了时钟信号600，其具有间断以指示这些信号被截断以准许在该图中方便地解说其他相关信号。示出了远程节点方向(DIR)信号602，其被设置成ON(开)603达远程节点的每N个周期或相位计数中的至少一个时钟周期(其中N为例如120或者通过使用其他合适的预定时间区间)以容适该双向总线的方向反转。控制字信号604可在除了用于切换总线方向的时钟周期605期间以外的任何时间从本地节点被传送到远程节点。在一个示例中，控制字的时钟周期为CW0、CW1、CW3和CW4等，随后在时钟周期605之后重复这些时钟周期。在时钟周期605期间，前述远程_SYNC信号606被设置成ON 607达一个时钟周期。并发地，假定本地节点和远程节点处于同步，则本地_SYNC信号608也被设置成ON 609达一个时钟周期。假定远程_SYNC信号和本地_SYNC信号两者在远程节点DIR信号为ON 603的时间区间期间也均为ON，则由此(通过本地节点的相位检测器)检测到正确的同步或相位锁定并且在611设置锁定状态检测时间信号610以指示已检测到正确的锁定。否则，锁定状态将指示无锁定且该总线将需要被重置。
暂时回到图5，在初始学习模式或训练周期(其可持续小至约50个时钟周期)期间，(从未示出的较高层控制器)向本地节点和远程节点两者施加学习模式信号518。在本地节点中，施加学习模式信号以控制复用器(MUX)520，该复用器(MUX)520还经由内部线522从双向SYNC/CW线592接收远程_SYNC信号以及沿着线534接收本地_SYNC信号。MUX的输出被施加至同步和定时解码器514的重置输入以选择性地重置该解码器。在远程节点中，学习模式信号被施加至控制远程节点放大器506的SYNC/CW方向控制组件524。在一个示例中，一旦发起学习模式，远程节点的SYNC/CW方向控制器524就控制放大器506沿着双向SYNC/CW线592向本地节点发送由远程节点的同步和定时解码器516生成的一个或多个SYNC信号528，本地节点接收这些信号作为远程_SYNC信号。MUX 520的操作的作用是最终使同步和定时解码器514在远程_SYNC和本地_SYNC两者均为活跃时被重置。以此方式，同步和定时解码器514被“训练”成初始与同步和定时解码器516处于同步，此时学习模式完成。此后，在TDM总线上传送数据并发送控制字，同时本地节点的相位检测器532继续监视本地_SYNC信号和远程_SYNC信号以验证这些节点保持同步。于是，串行TDM总线系统的本地和远程节点有效地用作DLL，其在数据传输之前采用训练周期或学习模式以设置该DLL。
图7解说了CRC计算器700，其可被纳入到本地和远程节点中以检测由本地节点传送的控制字可能存在的问题。如图所示，CRC组件700包括沿着传入控制字(CW)比特流线703的锁存器702、连同一组D触发器(DFF)704和XOR(异或)器件706。沿着线703所接收的输入CW比特流被路由通过这些DFF并且随后沿着反馈线708被路由返回以供使用XOR器件706与新传入的比特流进行XOR(异或)。结果被保持在锁存器702中，该锁存器的输出710提供关于CW比特流的CRC。
图8示出了被纳入在本地节点858和远程节点860中的示例性CRC计算器800和802。图8的一些组件以实线示出且其他组件以虚线示出以强调某些特征。在此示例中，沿着双向SYNC/CW线892从本地节点向远程节点传递CW比特流801，该CW比特流801在远程节点处经由放大器825(或其他合适的输入设备)被接收并被路由至CRC计算器802(其可如图7中那样配置)。输出的CRC值被馈送到CRC匹配检测器870，该CRC匹配检测器870确定该CRC值是否指示CW比特流中的差错。如果已经发生CRC差错，则差错_标志872被设置成ON，其可由其他控制组件(未示出)用来触发总线的重新同步和数据的重传。如已经解释的，线892是双向的并且其方向在远程节点侧由SYNC/CW方向控制器824控制，该SYNC/CW方向控制器824控制放大器(或其他合适的设备)827以沿着线892向本地节点传送SYNC信号。SYNC信号由放大器823接收以供其他组件(未在此图中示出)进行处理。
在图8的示例中，本地节点还包括SYNC/CW方向控制组件829，其控制连接至双向SYNC/CW线892的输出放大器822。再进一步，本地节点包括它自己的CRC计算器800，其从串行化器810接收CW比特流801以用于执行CRC校验。CRC计算器800的输出直接被馈送到串行化器810，因此该串行化器可以解决任何CRC差错。注意，串行化器810还从其他组件接收并行RX数据集880和TX数据集882、以及类数据884(例如类_H0、类_H1)，该串行化器从其中生成CW比特流。在一个示例中，四条RX_增益线对应于RX_增益0、RX_增益1、RX_增益2和RX_增益3；四条TX_增益线对应于TX_增益0、TX_增益1、TX_增益2和TX_增益3；并且四条类控制线对应于类_H0、类_H1、类_H2和类_H3。远程节点的解串器804将传入CW比特流解串行化以供锁存在锁存器815中，锁存器815由CRC匹配检测器870的输出来启用(如图所示)，随后输出这些数据作为各种RX、TX、以及类数据信号881、883和885(如图所示)。图8中示出的其他组件包括本地节点的同步和定时解码器814及其在远程节点的对应组件816。还示出了提供时钟信号898的系统时钟源896连同时钟(CLK)线894和在其相对端处的放大器826和828。
图9解说了远程节点(例如音频CODEC子系统)的组件选集982，其涉及将接收自本地节点(例如音频处理子系统)的数字音频数据有效载荷和控制信号解串行化并进行处理。由RX物理(PHY)层组件902沿单向总线RX0和RX1(988和990)以串行形式接收传入数字数据，该PHY层组件902将这些数据转发给解串器904和906。并发地，由同步和定时解码器908沿双向SYNC/CW线992接收控制信号，该同步和定时解码器908将控制信号转发给这两个解串器和控制字时间分用器(DEMUX)910。来自解串器904和906的经解串行化数字数据被路由至一组四个DAC(912、914、916和918)，这四个DAC将这些数字数据转换成模拟信号以供(沿未示出的输出线)路由至设备，诸如外部耳机。注意，如图所示，这些DAC还接收控制字信号的部分作为控制输入。还示出了降压调控器和电荷泵组件912，其也接收控制字信号的一部分，如所指示的。例如，可以采用组件912以逐步升高或逐步降低(沿着未示出的线)从总线的电源接收的电压以供输出给其他组件，如藉由虚线箭头示出的。
图10解说了本地节点(例如音频处理子系统)的组件选集1080，其涉及将输入模拟信号转换成数字有效载荷以供作为经串行化数据传送给远程节点(例如，音频CODEC子系统)。经由一组ADC 1002、1004、1006和1008从输入线(未示出)接收传入模拟数据以供路由到一对串行化器1010和1012中。这些串行化器在同步和定时解码器1014的控制下操作，该同步和定时解码器1014向这些串行化器提供控制信号并且还提供用于在双向SYNC/CW线1092上传输的控制字。经串行化数据从这些串行化器路由至发射TX PHY层组件1016以供分别沿着TX0和TX1线1084和1086传送给远程节点。
示例性装置、系统和方法
图11解说了经由串行TDM总线1102连接至远程节点状态机设备1105的示例性本地节点状态机装置或设备1100。该总线具有至少一条双向传输线1192、一条或多条单向数据线1106以及时钟线1194。与作为相对高传输速率/高带宽线的单向线1106相比，双向传输线1192为相对低传输速率/低带宽线。本地节点状态机设备1100包括处理电路1108，其被配置成控制或执行各种功能或过程。在此示例中，处理电路1108包括控制信号传输控制器1110，其被配置成控制对控制信号沿着双向传输线1192至远程节点设备1105的传输。相位计数跟踪控制器1112被配置成在沿着双向传输线向远程设备传送控制信号时跟踪相位计数。控制信号传输挂起/暂停控制器1114被配置成基于该相位计数来临时暂停或挂起控制信号的传输以沿着双向传输线接收来自远程设备的同步指示符信号。同步验证控制器1116被配置成基于在传输被临时挂起时对来自远程设备的同步指示符信号的接收来验证与该远程设备的同步。同步验证控制器1116被进一步配置成：在本地设备在传输被临时挂起时接收到同步指示符信号的情况下检测到本地和远程设备被同步；以及在本地设备在传输被临时挂起时未接收到同步指示符信号的情况下检测到本地和远程设备未被同步。
再进一步，在此示例中，本地节点1100的处理电路1108包括同步差错指示符组件1117，其被配置成在同步验证控制器1116检测到缺乏同步之际生成或以其他方式产生同步差错指示符。数据传输/接收控制器1118被配置成与控制信号沿着双向传输线1192的传输并发地控制对数据信号沿着总线的(诸)单向数据传输线1106至远程设备的传输。CRC控制器1120被配置成控制或执行关于要在双向传输线上传送的控制字的CRC以检测这些控制字是否存在数据传输问题并且在检测到这些控制字存在数据传输问题之际生成或以其他方式产生CRC差错指示符。系统时钟输入1122被配置成获得系统时钟信号，该系统时钟信号可沿着时钟线1194被传送给远程节点设备。(在本文中，“获得”宽泛地涵盖例如生成、获取、接收、取回或执行任何其他合适的相应行动)。学习模式控制器1124被配置成在传送数据信号之前执行或控制训练周期或学习模式以将本地节点与远程节点初始同步(即，在总线上传送数据之前设置与本地节点相关联的DLL组件)。
图12解说了可由图11的第一(本地节点)设备或供与串行TDM总线联用的其他合适地装备的设备执行的方法或规程1200。在步骤1202，本地节点(第一)设备沿着总线的双向传输线向也连接至该串行TDM总线的远程节点(第二)设备传送控制信号。在步骤1204，本地节点(第一)设备在沿着双向传输线向远程节点(第二)设备传送控制信号时跟踪本地节点(第一)设备的相位计数。在步骤1206，本地节点(第一)设备基于该相位计数来临时挂起控制信号的传输以允许本地节点(第一)设备沿着该双向传输线接收或获得来自远程节点(第二)设备的同步指示符信号。在步骤1208，本地节点(第一)设备基于在传输由本地节点(第一)设备临时挂起时是否从远程节点(第二)设备获得同步指示符信号来验证本地节点(第一)设备与远程节点(第二)设备的同步。
图13解说了可由其中第一(本地节点)设备为连接至串行TDM总线的音频处理子系统(或其他合适地装备的设备)的系统执行的方法或规程1300。在此示例中，第二(远程节点)设备为音频CODEC子系统(或其他合适地装备的设备)。音频处理子系统和音频CODEC子系统两者包括各自相应的状态机。在步骤1302，音频处理子系统沿着TDM总线的相对低速率双向SYNC/CW传输线从音频处理子系统状态机向音频CODEC子系统状态机传送控制字(CW)信号。在步骤1302，音频处理子系统在传送CW信号时跟踪音频处理子系统状态机的相位计数(例如比特计数)。在步骤1306，音频处理子系统并发地以显著大于双向SYNC/CW线速率的速率沿着TDM总线的一组单向传输线在音频处理子系统与音频CODEC子系统之间传送未成帧的(unframed)音频数据信号。在步骤1308，音频处理子系统周期性地挂起或暂停CW信号在该双向SYNC/CW线上的传输(例如，每120个比特或步阶一次)以允许该音频处理子系统从音频编解码器状态机接收同步指示符信号(例如，SYNC)。在步骤1310，如果在传输被临时挂起时音频处理子系统接收到或以其他方式获得同步指示符信号(SYNC)信号，则音频处理子系统确认同步并且随后恢复CW信号的传输。在步骤1312，如果在传输被临时挂起时音频处理子系统未接收到同步指示符信号(SYNC)信号，则音频处理子系统改为检测到缺乏同步，并且在此情形中音频处理子系统产生或生成差错指示符以指示应当重新同步该总线并重传数据。
图14解说了可由连接至串行TDM总线的音频处理子系统(或其他合适地装备的设备)执行的附加方法或规程1400。在步骤1402，音频处理子系统(例如本地节点)接收或获得系统时钟信号以供在TDM总线上进行传送。在步骤1404，音频处理子系统在传送数据之前执行或采用学习模式/训练周期以通过设置与本地节点和远程节点相关联的DLL来将本地节点与远程节点初始同步。在步骤1406，音频处理子系统随后沿着双向SYNC/CW传输线向远程节点传送CW信号并且并发地沿着单向线传送音频数据信号同时维持与远程节点的锁相环。在步骤1408，音频处理子系统并发地执行关于控制字的循环冗余校验(CRC)以检测这些控制字是否存在数据传输问题，并且音频处理子系统在检测到这些控制字存在数据传输问题之际产生或生成指示应当重新同步该总线并重传数据的CRC差错指示符。
图15解说了经由TDM总线1502连接至本地节点状态机设备1500的示例性远程节点状态机装置或设备1505。如在先前示例中那样，该总线具有至少一条双向传输线1592、一条或多条单向数据线1506、以及时钟线1594。远程节点状态机设备1505包括处理电路1508，其被配置成控制或执行各种功能或过程。在此示例中，处理电路1508包括控制信号接收控制器1510，其被配置成控制沿着双向传输线1592从本地节点设备1500接收(或获得)控制信号。相位计数跟踪控制器1512被配置成在该双向传输线上从远程设备接收控制信号时跟踪相位计数。同步指示符信号传输控制器1514被配置成在基于该相位计数所确定的时间沿着该双向传输线向远程节点传送同步指示符信号(SYNC)。如已经解释的，本地节点使用SYNC信号来验证同步并且在检测到缺乏同步的情况下触发重新同步和数据重传。
再进一步，在此示例中，远程节点1505的处理电路1508包括数据传输/接收控制器1518，其被配置成与沿着双向传输线1592接收控制信号并发地控制对数据信号沿着总线的至少一些单向数据传输线1506至远程设备的传输。CRC控制器1520被配置成控制或执行关于在双向传输线上所接收到的控制字的CRC以检测这些控制字是否存在数据传输问题，并且在检测到这些控制字存在数据传输问题之际生成或以其他方式产生CRC差错指示符。时钟线输入1522被配置成在时钟线1594上接收系统时钟信号。学习模式控制器1524被配置成在接收/传送数据信号之前执行或控制训练周期或学习模式以将远程节点与本地节点初始同步。
图16解说了可由图15的第二(远程节点)设备或供与串行TDM总线联用的其他合适地装备的设备执行的方法或规程1600。在步骤1602，远程节点(第二)设备沿着总线的双向传输线从也连接至该总线的本地节点(第一)设备接收(或以其他方式获得)控制信号。在步骤1604，远程节点(第二)设备在沿着双向传输线接收来自本地节点(第一)设备的控制信号时跟踪远程节点(第二)设备的相位计数。在步骤1606，远程节点(第二)设备周期性地或按需(或遵从设备编程)沿着双向传输线向本地节点(第一)设备传送该相位计数。在步骤1608，远程节点(第二)设备恢复沿着双向传输线从本地节点(第一)设备接收或以其他方式获得控制信号，除非总线被第一设备重置或重启。
图17解说了其中可实现图1-16的组件和方法的总体系统或装置1700。根据本公开的各种方面，元素、或元素的任何部分、或者元素的任何组合可用包括一个或多个处理电路1704的处理系统1714(诸如图1的总体处理器平台)来实现。例如，装置1700可以是移动通信系统的用户装备(UE)。处理电路1704的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、选通逻辑、分立硬件电路和被配置成执行贯穿本公开所描述的各种功能性的其他合适硬件。即，如在装置1700中利用的处理电路1704可用于实现以上描述且在图4、12-14和/或16中解说的任何一个或多个过程，诸如用于同步TDM总线的过程。具体而言，处理电路1704可被配置成：沿着双向传输线向第二设备传送控制信号；在沿着该双向传输线向第二设备传送控制信号时跟踪相位计数；基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线接收或以其他方式获得来自第二设备的同步指示符信号；以及基于在传输被临时挂起时是否获得来自第二设备的同步指示符信号来验证与第二设备的同步。
在此示例中，处理系统1714可实现成具有由总线1702一般化地表示的总线架构，该总线架构可与前述串行TDM总线分开。取决于处理系统1714的具体应用和整体设计约束，总线1702可包括任何数目的互连总线和桥接器。总线1702链接各种电路，包括一个或多个处理电路(由处理电路1704一般化地表示)、存储器存储设备1705、以及处理器可读介质或计算机可读介质(由处理器可读介质1706一般化地表示)。总线1702还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。总线接口1708提供总线1702与收发机1710之间的接口。收发机1710提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1712(例如，按键板、显示器、扬声器、话筒、操纵杆)。
处理器或处理电路1704负责管理总线1702和一般性处理，包括对存储在处理器可读介质1706上的软件的执行。软件在由处理器1704执行时使处理系统1714执行本文针对任何特定装置描述的各种功能。处理器可读介质1706也可被用于存储由处理器1704在执行软件时操纵的数据。具体而言，处理器可读存储介质1706可具有一条或多条指令，该一条或多条指令在由处理电路1704执行时使得处理电路1704：沿着串行TDM总线的双向传输线从第一设备向第二设备传送控制信号；在沿着该双向传输线向第二设备传送控制信号时跟踪第一设备的相位计数；基于该相位计数来临时挂起控制信号的传输以允许第一设备沿着该双向传输线接收来自第二设备的同步指示符信号；以及基于在传输被第一设备临时挂起时对来自第二设备的同步指示符信号的接收来验证第一设备与第二设备的同步。
处理系统中的一个或多个处理器1704可以执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。处理器可以执行这些必要的任务。代码段可表示规程、函数、子程序、程序、例程、子例程、模块、软件包、类，或是指令、数据结构、或程序语句的任何组合。通过传递和/或接收信息、数据、自变量、参数、或存储器内容，一代码段可被耦合至另一代码段或硬件电路。信息、自变量、参数、数据等可以经由包括存储器共享、消息传递、令牌传递、网络传输等的任何合适的手段被传递、转发、或传输。
软件可驻留在计算机可读或处理器可读介质1706上。如所提及的，处理器可读介质1706可为非瞬态处理器可读介质。作为示例，非瞬态处理器可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，记忆卡、记忆棒、或钥匙驱动器)、RAM、ROM、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、硬盘、CD-ROM以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。术语“机器可读介质”、“计算机可读介质”和/或“处理器可读介质”可包括但不限于非瞬态介质，诸如便携或固定的存储设备、光学存储设备，以及能够存储、包含或承载(诸)指令和/或数据的各种其他介质。因此，本文中描述的各种方法可全部或部分地由可存储在“机器可读介质”、“计算机可读介质”和/或“处理器可读介质”中并由一个或多个处理器、机器和/或设备执行的指令和/或数据来实现。作为示例，处理器可读介质还可包括载波、传输线、以及任何其他用于传送可由计算机访问和读取的软件和/或指令的合适介质。处理器可读介质1706可驻留在处理系统1714中、在处理系统1714外、或跨包括处理系统1714的多个实体分布。处理器可读介质1706可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的处理器可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中给出的所描述功能性。
附图中解说的组件、步骤、特征、和/或功能中的一个或多个可以被重新编排和/或组合成单个组件、步骤、特征或功能，或可以实施在数个组件、步骤或功能中。也可添加附加的元件、组件、步骤、和/或功能而不会脱离本发明。附图中所解说的装置、设备和/或组件可以被配置成执行在这些附图中所描述的方法、特征、或步骤中的一个或多个。本文中描述的算法也可以高效地实现在软件中和/或嵌入在硬件中。
结合本文中公开的示例描述的各个解说性逻辑块、模块、电路、元件和/或组件可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑组件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以实现为计算组件的组合，例如DSP与微处理器的组合、数个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置。
于是，在本公开的一个方面，例如图11和15中解说的处理电路可以是专门设计和/或硬连线成执行图4、12-14和/或16中描述的算法、方法、和/或步骤的专用处理器(例如，ASIC)。因此，此类专用处理器(例如，ASIC)可以是用于执行图4、12-14和/或16中描述的算法、方法、和/或步骤的装置的一个示例。处理器可读存储介质可存储指令，这些指令在由专用处理器(例如，ASIC)执行时使得该专用处理器执行本文中描述的算法、方法和/或步骤。
还应注意，本公开的各方面可作为被描绘为流程图、流图、结构图、或框图的过程在本文中描述。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。
本领域技术人员将可进一步领会，结合本文中公开的各方面描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和强加于整体系统的设计约束。
本文所述的本发明的各种特征可实现在不同系统中而不脱离本发明。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本发明。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (30)

1.一种能由第一设备操作的用于控制串行时分复用(TDM)总线的方法，所述第一设备连接至所述总线，所述方法包括：
沿着所述总线的双向传输线向也连接至所述总线的第二设备传送控制信号；
在沿着所述双向传输线向所述第二设备传送所述控制信号时跟踪所述第一设备的相位计数；
基于所述相位计数来临时挂起所述控制信号的传输以允许所述第一设备沿着所述双向传输线获得来自所述第二设备的同步指示符信号；以及
基于在传输被所述第一设备临时挂起时是否获得来自所述第二设备的同步指示符信号来验证所述第一设备与所述第二设备的同步。
2.如权利要求1所述的方法，其特征在于，验证所述第一设备与所述第二设备的同步包括：
在传输被临时挂起时所述第一设备获得同步指示符信号的情况下确认所述第一设备和所述第二设备被同步；以及
在传输被临时挂起时所述第一设备未获得同步指示符信号的情况下检测到所述第一设备和所述第二设备未被同步。
3.如权利要求2所述的方法，其特征在于，一旦检测到缺乏同步，就产生同步差错指示符。
4.如权利要求1所述的方法，其特征在于，所述第一设备的相位计数为对应于由所述第一设备沿着所述双向传输线向所述第二设备传送的比特序列的比特计数。
5.如权利要求1所述的方法，其特征在于，临时挂起所述控制信号的传输以允许所述第一设备获得同步指示符信号是基于所述第一设备的相位计数来周期性地执行的。
6.如权利要求5所述的方法，其特征在于，临时挂起所述控制信号的传输是在所述第一设备的相位计数达到预定数目时执行的。
7.如权利要求1所述的方法，其特征在于，沿着所述双向串行数据传输线传送控制信号包括传送控制字。
8.如权利要求7所述的方法，其特征在于，进一步包括执行关于所述控制字的循环冗余校验以检测所述控制字是否存在数据传输问题并且在检测到所述控制字存在数据传输问题之际产生循环冗余校验差错指示符。
9.如权利要求1所述的方法，其特征在于，进一步包括与所述控制信号沿着所述双向传输线的传输并发地沿着所述总线的至少一条单向数据传输线向所述第二设备传送数据。
10.如权利要求9所述的方法，其特征在于，进一步包括在传送数据之前执行学习模式训练周期以将所述第一设备与所述第二设备初始同步。
11.如权利要求10所述的方法，其特征在于，所述第一设备包括音频处理器子系统且所述第二设备包括编解码器(CODEC)子系统，并且其中向所述第二设备传送的数据包括未成帧的串行音频数据。
12.如权利要求10所述的方法，其特征在于，数据是以显著大于在所述双向传输线上传送控制信号的速率的速率沿着所述至少一条单向数据传输线被传送的。
13.如权利要求1所述的方法，其特征在于，进一步包括与所述控制信号沿着所述双向传输线的传输并发地沿着所述总线的至少一条单向数据传输线从所述第二设备获得数据。
14.如权利要求13所述的方法，其特征在于，所述第一设备包括音频处理器子系统且所述第二设备包括CODEC子系统，并且其中从所述第二设备获得的数据包括未成帧的串行音频数据。
15.如权利要求1所述的方法，其特征在于，所述第一设备包括状态机且所述第二设备包括状态机。
16.一种耦合至具有双向传输线的串行时分复用总线的第一设备，所述第一设备具有处理电路，所述处理电路被配置成：
沿着所述双向传输线向第二设备传送控制信号；
在沿着所述双向传输线向所述第二设备传送所述控制信号时跟踪相位计数；
基于所述相位计数来临时挂起所述控制信号的传输以允许所述第一设备沿着所述双向传输线获得来自所述第二设备的同步指示符信号；以及
基于在传输被临时挂起时是否获得来自第二设备的同步指示符信号来验证与所述第二设备的同步。
17.如权利要求16所述的设备，其特征在于，所述处理电路被进一步配置成在检测到缺乏同步之际产生同步差错指示符。
18.如权利要求16所述的设备，其特征在于，所述处理电路被进一步配置成与沿着所述双向传输线传送所述控制信号并发地控制沿着所述串行时分复用总线的一条或多条单向数据传输线向所述第二设备传送数据信号。
19.如权利要求18所述的设备，其特征在于，所述处理电路被进一步配置成在传送数据信号之前执行学习模式训练周期以将所述第一设备与所述第二设备初始同步。
20.如权利要求16所述的设备，其特征在于，所述处理电路被进一步配置成执行关于要在所述双向传输线上传送的控制字的循环冗余校验(CRC)以检测所述控制字是否存在数据传输问题。
21.如权利要求16所述的设备，其特征在于，所述处理电路被进一步配置成获得系统时钟信号以供沿着所述串行时分复用总线的分开的单向时钟线传送给所述第二设备。
22.如权利要求16所述的设备，其特征在于，所述处理电路被配置成作为状态机来操作。
23.一种设备，包括：
用于沿着总线的双向传输线向也连接至所述总线的第二状态机传送控制信号的装置；
用于在沿着所述双向传输线向所述第二状态机传送所述控制信号时跟踪第一状态机的相位计数的装置；
用于基于所述相位计数来临时挂起所述控制信号的传输以允许所述第一状态机沿着所述双向传输线获得来自所述第二状态机的同步指示符信号的装置；以及
用于基于在传输被所述第一状态机临时挂起时是否获得来自所述第二状态机的同步指示符信号来验证所述第一状态机与所述第二状态机的同步的装置。
24.如权利要求23所述的设备，其特征在于，所述用于验证所述第一状态机与所述第二状态机的同步的装置包括：
用于在传输被临时挂起时所述第一状态机获得同步指示符信号的情况下确认所述第一状态机和所述第二状态机被同步的装置；以及
用于在传输被临时挂起时所述第一状态机未获得同步指示符信号的情况下检测到所述第一状态机和所述第二状态机未被同步的装置。
25.如权利要求24所述的设备，其特征在于，进一步包括用于在检测到缺乏同步之际产生同步差错指示符的装置。
26.如权利要求23所述的设备，其特征在于，进一步包括用于与沿着所述双向传输线传送所述控制信号并发地控制沿着TDM总线的一条或多条单向数据传输线向所述第二状态机传送数据信号的装置。
27.一种具有一条或多条指令的非瞬态处理器可读存储介质，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路：
沿着串行时分复用总线的双向传输线从第一设备向第二设备传送控制信号；
在沿着所述双向传输线向所述第二设备传送所述控制信号时跟踪所述第一设备的相位计数；
基于所述相位计数来临时挂起所述控制信号的传输以允许所述第一设备沿着所述双向传输线获得来自所述第二设备的同步指示符信号；以及
基于在传输被所述第一设备临时挂起时对来自所述第二设备的同步指示符信号的接收来验证所述第一设备与所述第二设备的同步。
28.如权利要求27所述的处理器可读存储介质，其特征在于，所述处理器可读存储介质进一步包括一条或多条指令，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路通过以下操作来验证所述第一设备与所述第二设备的同步：
在传输被临时挂起时所述第一设备获得同步指示符信号的情况下确认所述第一设备和所述第二设备被同步；以及
在传输被临时挂起时所述第一设备未获得同步指示符信号的情况下检测到所述第一设备和所述第二设备未被同步。
29.如权利要求28所述的处理器可读存储介质，其特征在于，所述处理器可读存储介质进一步包括一条或多条指令，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路在检测到缺乏同步之际产生同步差错指示符。
30.如权利要求27所述的处理器可读存储介质，其特征在于，所述处理器可读存储介质进一步包括一条或多条指令，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路
与沿着所述双向传输线传送所述控制信号并发地控制沿着所述串行时分复用总线的一条或多条单向数据传输线从所述第一设备向所述第二设备传送数据信号。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461601B2 (en) 2013-05-20 2016-10-04 Maxim Integrated Products, Inc. Multichannel digital audio interface
KR102287396B1 (ko) * 2014-10-21 2021-08-06 삼성전자주식회사 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US10423567B2 (en) 2016-02-01 2019-09-24 Qualcomm Incorporated Unidirectional clock signaling in a high-speed serial link
US10159053B2 (en) * 2016-02-02 2018-12-18 Qualcomm Incorporated Low-latency low-uncertainty timer synchronization mechanism across multiple devices
US10901936B2 (en) * 2016-07-21 2021-01-26 International Business Machines Corporation Staged power on/off sequence at the I/O phy level in an interchip interface
US11271773B2 (en) * 2017-06-14 2022-03-08 Renesas Electronics America Inc. Arrangement and method for connecting various integrated circuits in an automotive control system
US20190005974A1 (en) * 2017-06-28 2019-01-03 Qualcomm Incorporated Alignment of bi-directional multi-stream multi-rate i2s audio transmitted between integrated circuits
US11706273B2 (en) * 2019-02-25 2023-07-18 Ams Ag Host communication circuit, client communication circuit, communication system, sound reproducing device and communication method
EP3726393B1 (en) * 2019-04-15 2023-05-31 ams AG Host communication circuit, client communication circuit, communication system, sound reproducing device and communication method
CN110096831B (zh) * 2019-05-10 2021-08-13 核芯互联科技(青岛)有限公司 数模混合仿真中链接节点插入装置
US11259164B2 (en) * 2020-02-27 2022-02-22 Shure Acquisition Holdings, Inc. Low overhead control channel for wireless audio systems
CN112491528A (zh) * 2020-11-20 2021-03-12 武汉光迅信息技术有限公司 一种通信时钟同步恢复的方法和装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2203615B (en) * 1987-02-20 1991-06-19 Plessey Co Plc Time division multiplexed signalling
JPH0230256A (ja) * 1988-07-20 1990-01-31 Toshiba Corp 双方向シリアル通信方式
JPH11306096A (ja) * 1998-04-22 1999-11-05 Canon Inc シリアル通信装置および方法並びにシリアル通信制御プログラムを記録した記録媒体
US6434650B1 (en) 1998-10-21 2002-08-13 Intel Corporation Apparatus and method for multiplexing bi-directional data onto a low pin count bus between a host CPU and co-processor
JP2000293485A (ja) 1999-04-08 2000-10-20 Matsushita Electric Ind Co Ltd 通信インターフェース
US6772251B1 (en) 2001-05-04 2004-08-03 Cypress Semiconductor Corporation Bit interleaved data serial interface
GB2432765B (en) 2005-11-26 2008-04-30 Wolfson Microelectronics Plc Audio device
US8542266B2 (en) 2007-05-21 2013-09-24 Polycom, Inc. Method and system for adapting a CP layout according to interaction between conferees
US8619821B2 (en) * 2011-03-25 2013-12-31 Invensense, Inc. System, apparatus, and method for time-division multiplexed communication
US9065674B2 (en) 2011-04-29 2015-06-23 Qualcomm Incorporated Multiple slimbus controllers for slimbus components
EP2856690B1 (en) 2012-06-01 2020-12-02 BlackBerry Limited Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems
EP2672393A1 (en) 2012-06-04 2013-12-11 Dialog Semiconductor B.V. Circuit and methods to use an audio interface to program a device within an audio stream

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