CN106057654A - 用于金属布线的自对准双重图案化工艺 - Google Patents

用于金属布线的自对准双重图案化工艺 Download PDF

Info

Publication number
CN106057654A
CN106057654A CN201610211455.7A CN201610211455A CN106057654A CN 106057654 A CN106057654 A CN 106057654A CN 201610211455 A CN201610211455 A CN 201610211455A CN 106057654 A CN106057654 A CN 106057654A
Authority
CN
China
Prior art keywords
mask
hard mask
mandrel
cut
remove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610211455.7A
Other languages
English (en)
Other versions
CN106057654B (zh
Inventor
袁磊
桂宗郁
H·J·莱文森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN106057654A publication Critical patent/CN106057654A/zh
Application granted granted Critical
Publication of CN106057654B publication Critical patent/CN106057654B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明揭露用以形成位于导电线之间并连接该导电线的金属布线的自对准双重图案化工艺。实施例包括在介电层上方形成硬掩膜；形成包括位于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；形成覆盖该相邻平行线性元件及它们之间的间隙的部分的块体掩膜；通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；移除该块体掩膜以及该图案化模板；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；通过该硬掩膜在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。

Description

用于金属布线的自对准双重图案化工艺
技术领域
本揭露涉及半导体装置的制造，尤其涉及用以在导电线之间形成金属布线的自对准双重图案化(self-aligned double patterning；SADP)工艺。本揭露尤其适用于7纳米(nm)技术节点及以下的装置。
背景技术
光刻是制造集成电路中所使用的基本工艺。总的来说，光刻包括在材料层或衬底(substrate)上方形成光或辐射敏感材料层，例如光阻。将该辐射敏感材料选择性暴露于由光源(例如深紫外或极紫外源)产生的光，以将由掩膜定义的图案转移至该辐射敏感材料。该辐射敏感材料的暴露层经显影以定义图案化掩膜层。接着，通过该图案化掩膜层在该下方材料层或衬底上可执行各种的工艺操作，例如蚀刻或离子注入工艺。
集成电路制造的目的是在集成电路产品上忠实地复制原始的电路设计。历史上，集成电路产品中所使用的特征尺寸及间距使得通过使用单个图案化光阻掩膜层可形成想要的图案。不过，近年来，装置尺寸及间距已缩小至现有的光刻工具(例如193纳米波长浸没式光刻工具)无法形成具有总体目标图案的所有特征的单个图案化掩膜层的程度。相应地，设计人员已采取包括执行多次曝光以在材料层上定义单个目标图案的技术。一种这样的技术通常被称为多重图案化，例如双重图案化。一般来说，双重图案化是一种曝光方法，其包括将密集的总体目标电路图案分为(也就是划分或分离)两个独立的较不密集图案。接着，通过使用两个独立的掩膜(其中，该掩膜的其中一个用以对该较不密集图案的其中一个成像，且另一个掩膜用以对另一个较不密集图案成像)，将该简单的较不密集图案独立印刷于晶圆上。此技术有效降低光刻工艺的复杂性，提高可达到的分辨率并能够印刷更小的特征，否则的话，使用现有的光刻工具是不可能的。光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch；LELE)是一种这样的多重图案化技术。如图1A中所示，图案无法通过单个掩膜形成，而是被分成两个图案101及103。向各个图案分配不同的颜色，其中，在各种的颜色内都满足设计规则。不过，LELE需要在该两个掩膜之间仔细对准。
业界已开发SADP工艺来克服对准问题。对于SADP，在衬底上形成芯轴(mandrel)图案，在该芯轴的侧表面上沉积间隙壁(spacer)材料，以及移除该芯轴。可使用块体掩膜来隔离将不被蚀刻的部分。由该间隙壁形成的最终图案具有两倍于该芯轴图案的元件。因此，由于使用SADP工艺时可能实现更好的套刻(overlay)控制，因此SADP是制造下一代装置(尤其是此类下一代装置上的金属布线)的具有吸引力的解决方案。常常将由芯轴图案定义的金属线叫作芯轴金属，而将其它金属线叫作非芯轴金属。常常通过两种颜色的金属线来表示芯轴金属与非芯轴金属。在SADP技术中，两种颜色的金属线总是通过间隙壁材料或块体掩膜隔开，以使它们不会重叠。换句话说，金属缝合(metalstitching)在传统SADP技术中是不可能的。
在布局及布线技术中，连接两个毗邻单元的金属线的金属短截线(stub)布线是提升金属布线效率及芯片尺寸缩小以及电路性能的有效技术。在双重图案化技术中，例如20纳米设计的LELE，或者三重图案化中，例如10纳米设计的LELELE，由图1C中的图案107、109、111表示，金属短截线布线需要缝合线来解决相邻线之间的颜色冲突。不过，7纳米设计需要SADP技术，但金属短截线布线不是SADP技术的可选项，因为SADP工艺中不允许缝合。
因此，需要能够在相邻金属线之间形成金属短截线布线的SADP方法。
发明内容
本揭露的一个态样是通过使用SADP技术能够形成金属短截线布线，以提升布线效率、芯片尺寸缩小以及电路性能。
本揭露的额外态样以及其它特征将在下面的说明中阐述，且本领域的普通技术人员在检查下文以后，将在某种程度上清楚该些额外态样以及其它特征，或者该些额外态样以及其它特征可自本揭露的实施中获知。本揭露的优点可如所附权利要求中所特别指出的那样来实现和获得。
依据本揭露，一些技术效果可通过一种方法在某种程度上实现。该方法包括：在介电层上方形成硬掩膜；形成包括设于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；形成覆盖该相邻平行线性元件及该相邻平行线性元件之间的间隙的部分的块体掩膜；通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；移除该块体掩膜以及该图案化模板；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；通过该硬掩膜在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。
态样包括：通过在该硬掩膜上方形成芯轴，且在各芯轴的相对侧壁上具有间隙壁，以及移除该芯轴来形成该图案化模板。另外的态样包括：该多个平行线性元件均匀地隔开。其它态样包括：通过覆盖与该相邻平行线的其中一条对应的间隙的第一半、以及与该相邻平行线的第二条对应的间隙的第二半来形成该块体掩膜。额外的态样包括：对应该相邻平行线以及该开口在该介电层中蚀刻该凹槽。另一态样包括：该块体掩膜包括第一光阻掩膜，且该截切掩膜包括第二光阻掩膜。又一态样包括：通过该块体掩膜蚀刻该硬掩膜层发生于所述通过该截切掩膜蚀刻该硬掩膜层之前。另一态样包括：形成该截切掩膜还定义垂直于该两条相邻平行线并位于该两条相邻平行线的端部的功率线。其它态样包括：使用铜或钨填充该凹槽。额外态样包括：该相邻平行线位于相邻单元中。
本揭露的另一态样是一种方法，包括：在介电层上方形成硬掩膜；在该硬掩膜上方形成芯轴，在各芯轴的相对侧壁上具有间隙壁，该间隙壁在其之间定义多条平行线；移除该芯轴；形成覆盖该多条平行线的部分的块体掩膜；蚀刻通过该块体掩膜及该间隙壁暴露的该硬掩膜的部分；移除该块体掩膜以及该间隙壁；在该硬掩膜上方形成截切掩膜，以定义垂直于并连接该多条平行线的第一及第二线的开口；通过该截切掩膜蚀刻该硬掩膜；移除该截切掩膜；在该介电层中蚀刻凹槽，该凹槽对应该多条平行线以及该开口；移除该硬掩膜；以及使用导电材料填充该凹槽。
态样包括：该块体掩膜包括第一光阻掩膜，且该截切掩膜包括第二光阻掩膜。另外的态样包括：该相邻平行线位于相邻单元中。另一态样包括：通过该块体掩膜蚀刻该硬掩膜层发生于所述通过该截切掩膜蚀刻该硬掩膜层之前。其它态样包括：形成该截切掩膜还定义垂直于该平行线并位于该平行线的端部的功率线。额外态样包括：形成该块体掩膜包括覆盖与该相邻平行线的其中一条对应的间隙的第一半部分、以及与该相邻平行线的第二条对应的间隙的第二半部分。另外的态样包括：该截切掩膜形成于与该平行线对应的该间隙的该第一与第二半部分之间。另一态样包括：该芯轴均匀隔开。额外态样包括：该芯轴包括一维图案。
本揭露的又一态样是一种方法，包括：在介电层上方形成硬掩膜；在该硬掩膜上方形成芯轴，在各芯轴的相对侧壁上具有间隙壁，该间隙壁在其之间定义多条平行线；移除该芯轴；形成覆盖该多条平行线的部分的光阻块体掩膜；蚀刻通过该块体掩膜及该间隙壁暴露的该硬掩膜的部分；移除该第一光阻块体掩膜以及该间隙壁；在该光阻硬掩膜上方形成光阻截切掩膜，以定义：垂直于并连接该多条平行线的第一及第二线的开口，以及垂直于该平行线并位于该平行线的端部的功率线；通过该截切掩膜蚀刻该硬掩膜；移除该截切掩膜；对应该多条平行线、该开口以及功率线在该介电层中蚀刻凹槽；移除该硬掩膜；以及使用导电材料填充该凹槽。
本领域的技术人员从下面的详细说明中将很容易了解额外态样以及技术效果，在该详细说明中，通过说明用以执行本揭露的最佳模式来简单说明本揭露的实施例。本领域的技术人员将意识到，本揭露支持其它且不同的实施例，且其若干细节支持在各种显而易见的方面的修改，所有这些都不背离本揭露。相应地，附图及说明将被看作说明性质而非限制性质。
附图说明
附图中的图形示例显示(而非限制)本揭露，附图中类似的附图标记表示类似的元件，其中：
图1A及图1B分别示意显示LELE及LELELE的传统布局，以及图1C示意显示通过SADP形成的传统金属线布局；
图2A至图2F示意显示依据示例实施例利用SADP形成具有例如金属短截线布线的金属互连结构的金属线的流程的剖切视图；
图3A及图3B示意显示依据示例实施例结合SADP使用截切掩膜来形成例如金属短截线布线的互连结构的工艺步骤的顶部平面视图；以及
图4示意显示依据示例实施例由图2A至图2F以及图3A及图3B的工艺形成的金属线及互连结构的额外顶部平面视图。
具体实施方式
在下面的说明中，出于解释目的，阐述许多具体细节来提供有关示例实施例的充分理解。不过，应当很清楚，可在不具有这些具体细节或者具有等同布置的情况下实施示例实施例。在其它例子中，以方块图形式显示已知的结构及装置，以避免不必要地模糊示例实施例。此外，除非另外指出，否则说明书及权利要求中所使用的表示组分的量、比例及数值属性，反应条件等的所有数字将被理解为通过术语“大约”在所有情况下都被修改。
本揭露处理并解决于使用SADP时伴随的无法在不同颜色的导电线之间形成金属凸起或短截线布线的问题。依据本揭露的实施例的方法包括在SADP工艺期间在施加块体掩膜之后施加截切掩膜，以在不同颜色的导电线之间形成例如金属短截线布线的互连结构并有效解决相邻线之间的颜色冲突。
本领域的技术人员从下面的详细说明中将很容易了解其它态样、特征以及技术效果，在该详细说明中，通过说明所考虑的最佳模式来简单地显示并说明优选实施例。本揭露支持其它且不同的实施例，且其若干细节支持在各种显而易见的方面的修改。相应地，附图及说明将被看作说明性质而非限制性质。
请参照图2A，其显示在介电层203的表面上形成硬掩膜201。介电层203由例如低k介电材料(具有约2.7或更高的介电常数的介电材料)或者超低k(ultra-low-k；ULK)材料(具有约2.5或更低的介电常数的介电材料)组成。硬掩膜201由例如氮化硅、旋涂碳等组成。
通过首先形成设于硬掩膜201上的多个平行元件205来在硬掩膜201上方形成图案化模板。该平行元件包括例如以均匀隔开的一维图案形成于硬掩膜层201上方的芯轴，硬掩膜201的部分暴露于相邻芯轴205之间。在该图案化模板下方可形成其它层，例如抗反射涂层(anti-reflective coating；ARC)(出于说明方便未显示)。如图2B所示，在平行元件205上方设置间隙壁层207。间隙壁层可由例如二氧化硅形成，并通过沉积工艺沉积于平行元件205上方。
接着，执行非等向性蚀刻工艺，例如干式蚀刻工艺，以在各平行元件205的相对侧壁上定义间隙壁209。接着，执行蚀刻工艺，以相对该间隙壁及硬掩膜201选择性移除平行元件205。该侧间隙壁的间距是该芯轴或平行元件的间距的两倍。如图2C所示，间隙壁209定义暴露硬掩膜层201的开口。图2C显示形成块体掩膜211(例如第一光阻掩膜)以后的已完成图案化模板。块体掩膜211覆盖相邻平行线性元件以及该相邻平行线性元件(也就是间隙壁)209之间的间隙的部分。
请参照图2D，通过间隙壁209及块体掩膜211非等向性蚀刻硬掩膜201，以部分图案化该硬掩膜层201。接着，可执行灰化工艺以移除块体掩膜211，且可执行蚀刻工艺以相对硬掩膜层201选择性移除间隙壁209。此操作导致形成部分图案化的硬掩膜层201，其包括多个平行线段开口213，其暴露部分图案化的硬掩膜层201下面的介电层203的相应下方部分。开口213与将在硬掩膜201下面的介电层203中形成的平行导电线的位置对应。
现在请参照图3A及图3B，其显示本申请的示例工艺的顶部平面视图。尤其，在上述用以移除块体掩膜211的该灰化工艺之前，图3A显示覆盖相邻间隙213的部分的块体掩膜211。在此非限制性例子中，块体掩膜211覆盖相邻平行间隙213的其中一个的第一半以及第二相邻间隙213的第二半。要注意的是，间隙213之间是位于间隙壁209下方且因此未被蚀刻的硬掩膜层201的部分。块体掩膜的位置沿该平行间隙处于端部、中间或是另一位置是取决于预期的图案布局。要注意的是，图3A及图3B中所示的相邻间隙213与将要在介电层203中形成的两条平行导电线对应。
图3B显示在部分图案化的硬掩膜层201上方形成具有开口301的截切掩膜(例如第二光阻)以后的硬掩膜201。该截切掩膜设于硬掩膜201上方，以定义垂直于并连接两个相邻平行间隙213的开口301，从而形成凸起。该截切掩膜覆盖先前在部分图案化的硬掩膜层201中形成的开口，并包含暴露与将要在两条平行导线之间的介电层203中形成的垂直线的位置对应的位置处的硬掩膜层201的开口。或者，可不具有覆盖间隙213的部分的块体掩膜211。接着，该截切掩膜可具有与用以连接相邻单元的平行线的位置对应的开口。此垂直线开口与在两条平行导电线之间形成的导电互连(也就是金属短截线布线或“缝合线”)的位置对应。见例如图4中的缝合线401。该截切掩膜也可经形成以定义位于该导电线的一个或多个端部的一条或多条功率线/轨。
图4显示标准设计单元阵列，其包括在该阵列的两个不同单元的边缘处所形成的导电线之间形成的多条短截线布线。在该些导电线的端部形成功率线/轨403。在图4中，其中一条短截线布线401连接两条导电线405及407，该两条导电线分别形成于两个不同的单元409及411中。此例中的第二短截线布线401连接分别形成于两个不同的单元417及419中的两条导电线413及415。导电线413及417表示芯轴线(并以第一颜色表示)，且导电线405表示非芯轴线(与415以第二颜色表示)。所有该导电线都使用金属例如铜或钨填充。
现在复请参照图2E，其显示通过该截切掩膜(图3B)执行蚀刻工艺并已移除该截切掩膜以后的完全图案化的硬掩膜层201的剖切视图。完全图案化的硬掩膜层201包括介电层203中的线开口或凹槽215，以及与该截切掩膜中的该开口对应的垂直线开口(剖切视图中未显示)。通过完全图案化的硬掩膜层201中的该些开口执行非等向性蚀刻工艺，以蚀刻介电层203，从而在其中定义相应凹槽215。
执行一个或多个沉积工艺，以使用导电材料217过填充(over-fill)凹槽215。接着，如图2F所示，执行平坦化工艺，以移除多余的导电材料217以及完全图案化的硬掩膜层201。导电材料217可包括多个层，例如用以防止金属迁移进入介电层203的一个或多个阻挡层(例如Ta(钽)、TaN(氮化钽)、TiN(氮化钛)等)，金属晶种层(例如铜)，以及金属填充材料(例如铜或钨)。
本揭露的实施例可实现数个技术效果，例如结合SADP工艺形成缝合线及凸起。依据本揭露的实施例形成的装置适于各种工业应用，例如微处理器、智能电话、移动电话、蜂窝手机、机顶盒、DVD记录器及播放器、汽车导航、打印机及周边设备、网络及电信设备、游戏系统，以及数字相机。因此，尤其是对于7纳米技术节点以及以下，通过自对准双重图案化工艺，本揭露在任意各种类型的高度集成半导体装置的制造中享有工业适用性。
在前面的说明中，参照本揭露的具体示例实施例来说明本揭露。不过，显然，可对其作各种修改及变更，而不背离如权利要求中所阐述的本揭露的较广泛的精神及范围。相应地，说明书及附图将被看作说明性质而非限制性质。要理解的是，本揭露能够使用各种其它组合及实施例，且支持在这里所表示的发明性概念的范围内的任意修改或变更。

Claims (20)

1.一种方法，包括：
在介电层上方形成硬掩膜；
形成包括设于该硬掩膜上的多个平行线性元件的图案化模板，其中，该硬掩膜暴露于相邻平行线性元件之间；
形成覆盖该相邻平行线性元件及该相邻平行线性元件之间的间隙的部分的块体掩膜；
通过该块体掩膜以及定义多条平行线的该图案化模板蚀刻该硬掩膜的暴露部分；
移除该块体掩膜以及该图案化模板；
在该硬掩膜上方形成截切掩膜，以定义垂直于并连接两条相邻平行线的开口；
通过该截切掩膜蚀刻该硬掩膜并移除该截切掩膜；
通过该硬掩膜在该介电层中蚀刻凹槽；
移除该硬掩膜；以及
使用导电材料填充该凹槽。
2.如权利要求1所述的方法，其中，形成该图案化模板包括：
在该硬掩膜上方形成芯轴，在各芯轴的相对侧壁上具有间隙壁，以及移除该芯轴。
3.如权利要求1所述的方法，其中，该多个平行线性元件均匀地隔开。
4.如权利要求1所述的方法，其中，形成该块体掩膜包括覆盖与该相邻平行线的其中一条对应的间隙的第一半、以及与该相邻平行线的第二条对应的间隙的第二半。
5.如权利要求1所述的方法，其中，在该介电层中蚀刻该凹槽对应该相邻平行线以及该开口。
6.如权利要求1所述的方法，其中，该块体掩膜包括第一光阻掩膜，且该截切掩膜包括第二光阻掩膜。
7.如权利要求1所述的方法，其中，通过该块体掩膜蚀刻该硬掩膜层发生于所述通过该截切掩膜蚀刻该硬掩膜层之前。
8.如权利要求1所述的方法，其中，形成该截切掩膜还定义垂直于该两条相邻平行线并位于该两条相邻平行线的端部的功率线。
9.如权利要求1所述的方法，其中，填充该凹槽包括使用铜或钨填充该凹槽。
10.如权利要求1所述的方法，其中，该相邻平行线位于相邻单元中。
11.一种方法，包括：
在介电层上方形成硬掩膜；
在该硬掩膜上方形成芯轴，在各芯轴的相对侧壁上具有间隙壁，该间隙壁在其之间定义多条平行线；
移除该芯轴；
形成覆盖该多条平行线的部分的块体掩膜；
通过该块体掩膜及该间隙壁蚀刻该硬掩膜的暴露部分；
移除该块体掩膜以及该间隙壁；
在该硬掩膜上方形成截切掩膜，以定义垂直于并连接该多条平行线的第一及第二线的开口；
通过该截切掩膜蚀刻该硬掩膜；
移除该截切掩膜；
在该介电层中蚀刻凹槽，该凹槽对应该多条平行线以及该开口；
移除该硬掩膜；以及
使用导电材料填充该凹槽。
12.如权利要求11所述的方法，其中，该块体掩膜包括第一光阻掩膜，且该截切掩膜包括第二光阻掩膜。
13.如权利要求11所述的方法，其中，该相邻平行线位于相邻单元中。
14.如权利要求11所述的方法，其中，通过该块体掩膜蚀刻该硬掩膜层发生于所述通过该截切掩膜蚀刻该硬掩膜层之前。
15.如权利要求11所述的方法，其中，形成该截切掩膜还定义垂直于该平行线并位于该平行线的端部的功率线。
16.如权利要求11所述的方法，其中，形成该块体掩膜包括覆盖与该相邻平行线的其中一条对应的间隙的第一半部分、以及与该相邻平行线的第二条对应的间隙的第二半部分。
17.如权利要求16所述的方法，其中，该截切掩膜形成于与该平行线对应的该间隙的该第一与第二半部分之间。
18.如权利要求11所述的方法，其中，该芯轴均匀隔开。
19.如权利要求11所述的方法，其中，该芯轴包括一维图案。
20.一种方法，包括：
在介电层上方形成硬掩膜；
在该硬掩膜上方形成芯轴，在各芯轴的相对侧壁上具有间隙壁，该间隙壁在其之间定义多条平行线；
移除该芯轴；
形成覆盖该多条平行线的部分的光阻块体掩膜；
通过该块体掩膜及该间隙壁蚀刻该硬掩膜的暴露部分；
移除该第一光阻块体掩膜以及该间隙壁；
在该光阻硬掩膜上方形成光阻截切掩膜，以定义：
垂直于并连接该多条平行线的第一及第二线的开口，以及
垂直于该平行线并位于该平行线的端部的功率线；
通过该截切掩膜蚀刻该硬掩膜；
移除该截切掩膜；
对应该多条平行线、该开口以及功率线在该介电层中蚀刻凹槽；
移除该硬掩膜；以及
使用导电材料填充该凹槽。
CN201610211455.7A 2015-04-06 2016-04-06 用于金属布线的自对准双重图案化工艺 Active CN106057654B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/679,060 US9536778B2 (en) 2015-04-06 2015-04-06 Self-aligned double patterning process for metal routing
US14/679,060 2015-04-06

Publications (2)

Publication Number Publication Date
CN106057654A true CN106057654A (zh) 2016-10-26
CN106057654B CN106057654B (zh) 2018-01-23

Family

ID=57016052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610211455.7A Active CN106057654B (zh) 2015-04-06 2016-04-06 用于金属布线的自对准双重图案化工艺

Country Status (3)

Country Link
US (1) US9536778B2 (zh)
CN (1) CN106057654B (zh)
TW (1) TWI591765B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447777A (zh) * 2017-02-10 2018-08-24 格芯公司 自对准双重图型化用的可变空间心轴切割
CN108573917A (zh) * 2017-03-13 2018-09-25 格芯公司 非芯轴切口形成
CN108735661A (zh) * 2017-04-18 2018-11-02 格芯公司 预间隔物自对准切口形成
CN108933119A (zh) * 2017-05-25 2018-12-04 格芯公司 多向自对准多图案化
US11682557B2 (en) 2020-06-12 2023-06-20 Winbond Electronics Corp. Recognition method for photolithography process and semiconductor device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10339249B2 (en) * 2016-03-29 2019-07-02 Synopsys, Inc. Using color pattern assigned to shapes for custom layout of integrated circuit (IC) designs
US10340288B2 (en) * 2016-08-02 2019-07-02 Globalfoundries Inc. Method, apparatus, and system for improved memory cell design having unidirectional layout using self-aligned double patterning
US9941164B1 (en) 2016-12-05 2018-04-10 Samsung Electronics Co., Ltd. Self-aligned block patterning with density assist pattern
US9911652B1 (en) 2017-03-29 2018-03-06 International Business Machines Corporation Forming self-aligned vias and air-gaps in semiconductor fabrication
US10347506B2 (en) 2017-07-31 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning method using mask portions to etch semiconductor substrate
KR102321807B1 (ko) 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10692727B2 (en) * 2018-07-24 2020-06-23 Micron Technology, Inc. Integrated circuit, construction of integrated circuitry, and method of forming an array
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111640668B (zh) * 2019-03-01 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11189561B2 (en) * 2019-09-18 2021-11-30 International Business Machines Corporation Placing top vias at line ends by selective growth of via mask from line cut dielectric
CN113540213B (zh) * 2020-04-17 2023-07-14 长鑫存储技术有限公司 有源区、有源区阵列及其形成方法
KR20220138921A (ko) 2021-04-06 2022-10-14 삼성전자주식회사 반도체 소자의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100221919A1 (en) * 2009-02-27 2010-09-02 Samsung Electronics Co., Ltd. Method of forming patterns for semiconductor device
US20120058640A1 (en) * 2010-09-07 2012-03-08 Kim Ryoung-Han Method for forming an interconnect structure
CN102437101A (zh) * 2011-09-09 2012-05-02 上海华力微电子有限公司 一种改进的硬质掩膜与多孔低介电常数值材料的集成方法
US20140282289A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9262570B2 (en) * 2013-03-15 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Layout boundary method
TWI531032B (zh) * 2013-11-21 2016-04-21 力晶科技股份有限公司 記憶體線路結構以及其半導體線路製程
US20160049307A1 (en) * 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100221919A1 (en) * 2009-02-27 2010-09-02 Samsung Electronics Co., Ltd. Method of forming patterns for semiconductor device
US20120058640A1 (en) * 2010-09-07 2012-03-08 Kim Ryoung-Han Method for forming an interconnect structure
CN102437101A (zh) * 2011-09-09 2012-05-02 上海华力微电子有限公司 一种改进的硬质掩膜与多孔低介电常数值材料的集成方法
US20140282289A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447777A (zh) * 2017-02-10 2018-08-24 格芯公司 自对准双重图型化用的可变空间心轴切割
CN108447777B (zh) * 2017-02-10 2023-02-28 格芯(美国)集成电路科技有限公司 自对准双重图型化用的可变空间心轴切割
CN108573917A (zh) * 2017-03-13 2018-09-25 格芯公司 非芯轴切口形成
CN108735661A (zh) * 2017-04-18 2018-11-02 格芯公司 预间隔物自对准切口形成
CN108735661B (zh) * 2017-04-18 2023-05-05 格芯(美国)集成电路科技有限公司 预间隔物自对准切口形成
CN108933119A (zh) * 2017-05-25 2018-12-04 格芯公司 多向自对准多图案化
CN108933119B (zh) * 2017-05-25 2022-01-28 格芯(美国)集成电路科技有限公司 自对准多图案化结构及其形成方法
US11682557B2 (en) 2020-06-12 2023-06-20 Winbond Electronics Corp. Recognition method for photolithography process and semiconductor device

Also Published As

Publication number Publication date
TWI591765B (zh) 2017-07-11
TW201637130A (zh) 2016-10-16
US20160293478A1 (en) 2016-10-06
US9536778B2 (en) 2017-01-03
CN106057654B (zh) 2018-01-23

Similar Documents

Publication Publication Date Title
CN106057654A (zh) 用于金属布线的自对准双重图案化工艺
US10504792B2 (en) Self-aligned nanowire formation using double patterning
TWI622861B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
US10522469B2 (en) Split rail structures located in adjacent metal layers
KR20180072828A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
KR101541609B1 (ko) 비아 대 비아 최소 간격을 줄이기 위한 패턴화 접근 방법
CN108573917A (zh) 非芯轴切口形成
CN107863295A (zh) 在集成电路中形成ana区域的方法
US20170154809A1 (en) Methods of forming fine patterns including pad portion and line portion
JP5738786B2 (ja) 半導体装置および半導体装置の製造方法
US8875067B2 (en) Reusable cut mask for multiple layers
US8841214B2 (en) Dual damascene process
KR100824200B1 (ko) 반도체 소자의 금속배선
CN108091551A (zh) 自对准光刻图案化
US7315054B1 (en) Decoupling capacitor density while maintaining control over ACLV regions on a semiconductor integrated circuit
US20210313222A1 (en) Via & plug architectures for integrated circuit interconnects & methods of manufacture
US7339272B2 (en) Semiconductor device with scattering bars adjacent conductive lines
US9034758B2 (en) Forming fence conductors using spacer etched trenches
US8298730B2 (en) Semiconductor devices and methods of manufacturing thereof
TWI447886B (zh) 多重圖案化之方法
JP4759279B2 (ja) 配線パターン形成方法
CN111564422A (zh) 一种半导体结构及其制造方法、半导体器件、芯片
JP2006261422A (ja) 半導体装置製造用マスクおよびそのマスクで製造された半導体装置
JP2007294499A (ja) 半導体装置
KR20090125942A (ko) 반도체 다이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210305

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Patentee before: GLOBALFOUNDRIES Inc.