CN105900235A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置包括：硅衬底；以及在硅衬底上布置的检测元件、p型MOS晶体管以及n型MOS晶体管，其中检测元件包括半导体层、电极和布置在半导体层与电极之间的肖特基势垒，半导体层被布置在具有与p型或n型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层、硅衬底中的具有与硅衬底中的在p型MOS晶体管或n型MOS晶体管的栅极氧化物膜正下方的沟道区相同的组成和高度的区域、或者硅衬底中的具有与布置在p型MOS晶体管与n型MOS晶体管之间的场氧化物膜正下方的区域相同的组成和高度的区域的正上方。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，已经开发了检测比可见光区域和近红外区低的频带中的电磁波并且以二维布置的像素为基础对其强度成像的图像形成设备。在这种图像形成设备中，有利的是将其中检测元件以二维阵列集成的成像元件用于执行一个拍摄(shot)中的成像。这是因为，与其中扫描各个检测元件的方法中的成像时间相比，显著地减少成像时间。在该情况下，典型地，必须将检测元件与控制元件等一起集成在同一个衬底上。
PTL 1公开了将用于毫米波的肖特基(Schottkey)势垒二极管集成在与异质结构场效应晶体管的衬底相同的衬底上的技术。在这个半导体装置中，通过衬底上外延生长依次堆叠肖特基势垒二极管层和异质结构场效应晶体管层并且在这些层之间设置隔离层，该隔离层用作刻蚀停止层和绝缘层两者。肖特基势垒二极管能够用作用于检测电磁波的元件，因此通过采用这种技术可以不仅用于PTL 1中描述的通信而且用于毫米波成像装置。
已经研究了其中将硅(Si)用作相对便宜的半导体装置的配置。因为已经开发了微细加工技术，Si的迁移率相比III-V化合物半导体的迁移率低。亚微米尺度微细加工允许减少引起电磁波中的延迟的结构的各种时间常数。另外，Si具有如下优点，即可以使用互补金属氧化物半导体(互补MOS，CMOS)作为控制元件。
NPL 1公开了通过使用标准CMOS工艺将肖特基势垒二极管和CMOS集成在同一个衬底上的技术。在公开的方法中，通过使用CMOS工艺来形成肖特基势垒二极管，其中在130nm设计规则之下的CMOS工艺中，采用用于在n阱结构上制作接触孔并且将金属填充到接触孔中的技术。肖特基势垒二极管与280GHz接收天线和第一级低噪声放大器(LNA)一起集成在Si衬底上，并且用作高灵敏度、低噪声的检测元件。
认为Si衬底上的这种配置相对便宜，这是因为通过已经完善的标准CMOS工艺作为工艺执行制作，并且另外，考虑到已分售的晶片的直径，适合于增大像素数量。
引文列表
专利文献
PTL 1：日本专利No.3312058
非专利文献
NPL 1：R.Han等人的IEEE Journal of Solid-state Circuits,vol.46,No.11,2602(2011)
发明内容
然而，PTL 1中的半导体装置具有用于各个元件的结构，并且到具有大量像素(例如，每条线100个像素)的成像元件的可应用性差。同时，在NPL 1中，存在对于能够由CMOS工艺形成的肖特基势垒二极管的结构的设计限制。具体地，例如，很难改变对于肖特基势垒二极管重要的金属-半导体接触部分中的半导体材料，不可以使半导体表面经受处理，并且不可选择金属的尺寸和材料。因此，难以将整流特性和电磁波检测特性调节到预定状态，并且会要求相对大的偏置电压。
根据本发明一个方面的半导体装置为如下半导体装置，其包括：硅衬底；以及在硅衬底上的面内方向上布置的检测元件、p型MOS晶体管以及n型MOS晶体管，其中检测元件包括半导体层和电极，其中肖特基势垒布置在半导体层与电极之间，半导体层被布置
(i)在具有与p型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层正上方，
(ii)在具有与n型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层正上方，
(iii)在硅衬底中的具有与硅衬底中的在p型MOS晶体管或n型MOS晶体管的栅极氧化物膜正下方的沟道区相同的组成和高度的区域正上方，或者
(iv)在硅衬底中的具有与硅衬底中的在布置在p型MOS晶体管与n型MOS晶体管之间的场氧化物膜正下方的区域相同的组成和高度的区域正上方。
从以下参考附图的示例性实施例的描述中本发明更多的方面将变得清晰。
附图说明
[图1]图1是示出根据第一实施例的半导体装置的一部分的截面图。
[图2]图2是示出根据第二实施例的半导体装置的一部分的截面图。
[图3]图3是示出根据第三实施例的半导体装置的一部分的截面图。
[图4]图4是示出根据第四实施例的半导体装置的一部分的截面图。
[图5]图5是示出根据第五实施例的半导体装置的一部分的截面图。
[图6A]图6A是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6B]图6B是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6C]图6C是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6D]图6D是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6E]图6E是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6F]图6F是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6G]图6G是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6H]图6H是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6I]图6I是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6J]图6J是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图6K]图6K是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的截面图。
[图7A]图7A是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7B]图7B是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7C]图7C是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7D]图7D是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7E]图7E是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7F]图7F是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7G]图7G是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7H]图7H是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7I]图7I是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7J]图7J是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7K]图7K是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图7L]图7L是示出作为标准CMOS工艺的沟槽型隔离方法中的前端工艺的截面图。
[图8A]图8A是示出用作标准CMOS工艺中的元件隔离技术的n阱工艺的截面图。
[图8B]图8B是示出用作标准CMOS工艺中的元件隔离技术的p阱工艺的截面图。
[图8C]图8C是示出用作标准CMOS工艺中的元件隔离技术的双阱工艺的截面图。
[图8D]图8D是示出用作标准CMOS工艺中的元件隔离技术的三阱工艺的截面图。
[图9A]图9A是示出根据示例1的半导体装置的一部分的截面图。
[图9B]图9B是使用根据示例1的半导体装置的成像元件的电路图。
[图10A]图10A是示出在示例1中的外延层为p型半导体的情况下在肖特基势垒高度与用于电极的金属的功函数之间的关系的图。
[图10B]图10B是示出在示例1中的外延层为n型半导体的情况下在肖特基势垒高度与用于电极的金属的功函数之间的关系的图。
[图10C]图10C为示出示例1中的外延层中的Ge复合晶体摩尔分数(compound crystal mole fraction)、肖特基势垒高度和间接带隙之间的关系的图。
[图11A]图11A为示出示例1中的半导体装置的肖特基势垒形成步骤的截面图。
[图11B]图11B为示出示例1中的半导体装置的肖特基势垒形成步骤的截面图。
[图11C]图11C为示出示例1中的半导体装置的肖特基势垒形成步骤的截面图。
[图11D]图11D为示出示例1中的半导体装置的肖特基势垒形成步骤的截面图。
具体实施方式
根据本发明一个方面的用于制造半导体装置的方法实现与CMOS兼容并且包括用于整流和电磁波检测的肖特基势垒的半导体装置。出于该目的，外延层局部地布置在具有与由标准CMOS工艺形成的特定层相同的组成和高度的层正上方。局部外延层为通过材料的外延生长形成的半导体层并且构成用于检测电磁波的检测元件的肖特基势垒。外延层在Si衬底的面内方向上具有岛的形状并且适合用于二维阵列检测元件，因为可以二维地分布在衬底上。
在这方面，在本发明和本说明书中，术语“高度相同”指的是其上表面存在于与衬底的待加工表面(通常为具有最大面积的两个表面之一)平行的同一平面中。然而，这不必适用于其中衬底的待加工表面为例如阶梯式的并且因此不平坦的情况中。
在标准CMOS工艺中的前端工艺(用于形成包括晶体管、多晶硅电阻元件、MOS电容元件等等的集成结构的工艺)与后端工艺(用于实现晶体管与各种元件之间的金属布线的工艺)之间执行外延生长。这是因为外延生长所采用的热处理的影响不被施加于通过标准CMOS工艺中的后端工艺形成的配置(其中采用Al布线、Cu布线等等)。具体地，在后端工艺之前执行外延生长，因此，即使在执行用于外延生长的热处理时也不发生后端工艺中形成的金属布线的劣化。
因此，变得可以使作为肖特基势垒的一部分的外延层经受标准CMOS工艺中采用的最高温度(例如离子注入之后的激活退火或热氧化中采用的大于等于1000摄氏度且小于等于1100摄氏度)处的热处理。能够采用CMOS中的杂质不扩散的温度。例如，采用大于等于800摄氏度且小于等于900摄氏度。
在前端工艺之前执行外延生长的情况下，难以通过标准CMOS工艺留下外延层。即使留下外延层，也由于用于形成MOS的热氧化步骤而使外延层氧化，并且不可能将其最外表面用于肖特基势垒。
通过将肖特基金属添加到这种外延层的最外表面来形成肖特基势垒。肖特基势垒用作用于获得肖特基势垒二极管的I-V(电流-电压)特性的结构，但是不限于此。肖特基势垒可以用作用于获得金属半导体场效应晶体管(MESFET)的结构。两者都具有其中电流相对于电压施加非线性地增大的电压区域并且可以用于整流与电磁波的检测。
如上所述，在标准CMOS工艺中的前端工艺与后端工艺之间执行肖特基势垒形成步骤，由此通过使用标准CMOS工艺来形成其中CMOS和检测元件被集成在Si衬底上的半导体装置。也就是说，提供对标准CMOS工艺有亲合力的与CMOS兼容的半导体装置。
因此，根据作为本发明一个方面的用于制造半导体装置的方法，可以提供如下的半导体装置，其中布置在具有与通过CMOS工艺形成的特定层相同的组成和高度的层正上方的外延层用作肖特基势垒的一部分。包括肖特基势垒的半导体装置能够被特别用于检测包含从毫米波段到太赫兹带的频率区域(大于等于30GHz且小于等于30THz)中的至少一部分频率成分的电磁波(在下文中可以被简单称为“太赫兹波”)。
根据本发明一个方面的半导体装置可以被用于检测太赫兹波和执行成像的成像元件、以及使用该成像元件的图像形成设备。当然，可以提供可适应于除了太赫兹波以外的频率比可见光区域和近红外区低的电磁波的半导体装置以及使用该半导体装置的成像元件和图像形成设备。
另外，可以通过采用上述的配置获得其中能够设计肖特基势垒的特性的与CMOS兼容的半导体装置。例如，在其中布置在具有与通过CMOS工艺形成的特定层相同的组成和高度的层正上方的外延层被用作肖特基势垒二极管的一部分的半导体装置中，包含除了Si以外的材料的外延层可以被集成在与CMOS的衬底相同的衬底上。
考虑的材料的第一示例是锗硅(SiGe)。通过Ge复合晶体控制势垒电势。因此，变得可以调节肖特基势垒的阻抗，例如，电阻和电容，使得可以调节与例如用于接收电磁波的接收天线阻抗匹配的条件。
第二示例是III-V化合物半导体，例如，砷化镓(GaAs)或磷化铟(InP)。III-V化合物半导体具有相对高的迁移率，因此可以提供可在从毫米波段到太赫兹带的频率区域中的较高频率侧中操作的肖特基势垒二极管和MESFET。此外，可以选择具有相对窄带隙的半导体，并且典型地在低偏置电压处操作是可能的。
此外，不遭受等离子体损伤(例如干法刻蚀)的外延层的最外表面可以用作肖特基势垒的一部分。此外，可以修饰半导体表面。例如，可以通过使表面悬挂键经受氢终止来形成稳定的肖特基势垒。
在其中在标准CMOS工艺中的前端工艺与后端工艺之间包括肖特基势垒形成步骤的根据本实施例的制造方法中，可以任意地选择用于半导体层(外延层)的最外层的材料和用于用作电极的肖特基金属的材料。
至于外延层的最外层，可以使用厚度小于或等于临界膜厚的晶格失配的半导体。在选择用于肖特基金属的材料以使得显著地改变肖特基势垒的高度的情况下，可以通过使用n型半导体或者p型半导体来形成肖特基势垒。可以选择适合于减少检测元件的延迟的导电类型或者适合于减少噪声的导电类型。根据具有热处理的工艺的顺序，对于可用的晶格失配的半导体材料和电极材料存在严重限制。然而，通过根据本发明的制造方法可以显著地增大选择的灵活性。
尽管性能比从前更高，也可以相对便宜地制作具有这种效果且通过使用标准CMOS工艺来形成的半导体装置。此外，基底是Si衬底，其中目前分售200-mm和300-mm晶片，使得便于增大可适应于比可见光区域和近红外区低的频带中的电磁波的图像形成设备的像素数量。下面将参考附图描述实施例。
第一实施例
将参考图1描述根据第一实施例的半导体装置。图1是示出作为根据本实施例的半导体装置的一部分的集成结构的截面图。通过经由标准CMOS工艺中的后端工艺在图1中示出的集成结构的晶体管、肖特基势垒二极管等等之间实现金属布线，获得根据本实施例的半导体装置。稍后将描述半导体装置的配置和详细的制造方法。
根据本实施例的半导体装置包括检测器元件101、p型MOS晶体管(在下文中被称为pMOS)102以及n型MOS晶体管(在下文中被称为nMOS)103。在Si衬底(在下文中被称为衬底)11上的面内方向上布置这些组件。
根据本实施例的CMOS由衬底11上的pMOS 102、nMOS 103等等构造，并且被用作图像形成设备以便控制大量地二维布置在衬底11上的肖特基势垒二极管阵列并且处理信号。
这里，通过使用标准CMOS工艺制作pMOS 102和nMOS 103。标准CMOS工艺具有一些变化，并且本实施例是Si局部氧化(LOCOS)方法中的n阱工艺的示例。也就是说，包括用于隔离元件的场氧化物膜(LOCOS的热氧化物膜)12和n阱13。
pMOS 102和nMOS 103中的每一个包括源极和漏极、热氧化物膜(栅极氧化物膜)122和132以及用作栅极的多晶硅123和133。源极和漏极包括杂质扩散层121和131。LOCOS的热氧化物膜12被布置在pMOS 102和nMOS 103之间以及在nMOS 103和检测元件101之间以便隔离各个元件。
检测元件101被构造在衬底11上以便检测太赫兹波并且包括肖特基势垒二极管。检测元件101包括阳极113和阴极114两个电极以及外延层112。通过将用作肖特基金属的阴极114和阳极113添加到外延层112的最外表面来形成肖特基势垒。
外延层112是在具有与pMOS 102的源极或漏极中的杂质扩散层121相同的组成和高度的杂质扩散层111正上方外延生长的半导体层。外延层112不限于单层而可以是堆叠的多个层。
在本说明书中，通过CMOS工艺中的相同的步骤同时形成衬底11上的具有相同的组成和高度的层，但是衬底11上的位置和目的彼此不同。在这方面，术语“同时形成”不一定指的是形成各个层的定时完全相同。也就是说，在半导体装置的形成中，由于执行相同步骤而具有相同组成和高度的层被假设为具有相同组成和高度的层。也就是说，在本实施例中，与出于形成pMOS 102中的源极或漏极的目的形成的杂质扩散层121或131同时形成的杂质扩散层111被用作用于集成二极管的种子层。结果，杂质扩散层的组成在衬底11上的面内分布的范围内是相同的，并且面内方向上的高度在可由相同的热氧化步骤和刻蚀步骤控制的尺度的范围内是相同的。在该情况下，刻蚀是支配的，并且即使在高度相同时，也存在典型地若干纳米量级的表面粗糙度。
在外延生长时，周围结构处于其中仅存在硅(例如，衬底11和多晶硅123和133)和玻璃(例如，LOCOS的热氧化物膜12和用作热氧化物膜的栅极氧化物膜122和132)的状态。它们的熔点比外延生长的热处理温度高，使得周围结构在外延生长时耐受热处理。因此，根据本发明的半导体装置可以通过使用标准CMOS工艺中的前端工艺来形成，因此可以称为与CMOS兼容的半导体装置。
由此形成的外延层112当然可以是与杂质扩散层111晶格匹配的Si，但是可以采用其它材料。例如，可以通过使用公知的技术在具有5.430埃的晶格常数的Si衬底11上生长具有5.653埃的晶格常数的GaAs的晶体。此外，可以采用晶格失配的SiGe或Ge或者经由SiGe缓冲层的GaAs。外延层112中包含的材料的晶格常数优选地在大于等于5.430埃且小于等于5.653埃的范围内，因为在Si衬底11上形成良好质量的外延层112。
另外，至于外延生长，可以基于用作种子层的杂质扩散层111与其它部分之间的晶格常数、其它性质和结构的差别来选择生长发生的衬底11上的位置。可以通过使用掩模材料确保非生长区域的选择性，并且还可以在杂质扩散层111正上方局部地留下外延层112。在这时候，通过调节生长条件(例如，衬底温度、原料比例、压力等等)增强选择性。
至于外延生长的晶体生长方法，可以选择化学气相沉积方法(CVD方法)或者金属有机物气相外延方法(MOVPE方法)。在CVD方法和MOVPE方法中，少量的杂质可能被混到外延层中，使得可以采用包括更少量杂质的分子束外延方法(MBE方法)等等。无论如何，可以选择由这个外延生长引起的热等的影响不施加于前端工艺中形成的元件上的条件。
在外延生长之后，将用作阳极113和阴极114的肖特基电极或者欧姆电极添加到外延层112，由此完成二极管结构。能够将电极布置在外延层112的最外层上。
在本实施例中，外延层112保持具有比用作种子层的杂质扩散层111的面积小的面积。这是因为减少二极管中的太赫兹波的电气延迟。同时，二极管为表面上两电极类型的二极管。检测电流在二极管的表面上的阳极和阴极的附近流过。因此，在配置中，噪声能够小，这是因为检测电流不容易流经大部分存在于外延层112的底部的具有不完美的晶格结构的部分。
通过使用标准CMOS工艺中的前端工艺执行该形成。结果，LOCOS的热氧化物膜12总是位于检测元件101与pMOS 102之间以及检测元件101与nMOS 103之间并且用作面内方向上的元件隔离结构。此外，在本实施例中，杂质扩散层111是p型半导体，使得在选择Si用于外延层112的情况下，通过选择与p型相反的n型作为导电类型，变得可以与pMOS 102、nMOS 103、Si衬底11等等元件隔离。
用作种子层的杂质扩散层111不限于pMOS 102的源极或漏极中的杂质扩散层121，而是还考虑其中使用具有与nMOS 103的源极或漏极中的杂质扩散层131相同的组成和高度的n型半导体的修改示例。在该情况下，通过使用其中在生长p型半导体之后生长n型半导体的结构作为外延层，相同的元件隔离是可能的。可以通过使用离子注入来形成相同的结构。
根据本发明的半导体装置与CMOS兼容并且可以设计肖特基势垒的特性。
根据本发明的配置是其中用于暴露种子层111的步骤相对容易并且结构简单的示例。
在本实施例中，在与杂质扩散层121的形成同时并且相同的步骤中形成的杂质扩散层111正上方生长外延层112。通过使衬底11表面经受离子注入和激活退火来形成全部杂质扩散层111、121和131。因此，外延生长之前的杂质扩散层111是前端工艺中使用的衬底11的一部分，并且在衬底11表面上形成外延层112。然而，即使在外延生长的半导体层(外延层)112的半导体种类与衬底11的表面的种类相同的情况下，外延层112也具有其中膜质量(例如杂质浓度和缺陷密度)根据生长方法和条件而基本上不同的性质。
也就是说，衬底11表面沿袭基于衬底形成方法(例如，丘克拉斯基(Czochralski)方法(CZ方法)或浮区技术方法(FZ方法))的性质。另一方面，外延层112在CVD方法或MOVPE方法的情况下包括原料气体中包含的杂质(例如碳)或者在MBE方法的情况下包括残留在真空室中的杂质。
因此，具有与杂质扩散层121相同的组成和高度的层，即，杂质扩散层111上生长的半导体层(外延层)112可基于分析和电气特性而与衬底11的半导体层区别开。在其中执行局部外延生长的很多情况下，杂质(例如氧)和非晶层可以存在于外延层112与种子层(杂质扩散层)111之间的界面处。因此，通过根据本发明的制造方法制作的元件具有特定于制造方法的结构。
第二实施例
将参考图2描述根据第二实施例的半导体装置。图2是示出作为根据本实施例的半导体装置的一部分的集成结构的截面图。通过经由标准CMOS工艺中的后端工艺在图2中示出的半导体装置的集成结构中包括的晶体管、二极管等等之间实现金属布线，获得根据本实施例的半导体装置。在这方面，稍后将描述半导体装置的配置和制造方法。不会提供与第一实施例中相同的部分的说明。
根据本实施例的半导体装置包括检测器元件201、pMOS 102和nMOS 103。在本实施例中，检测元件201被构造在衬底11上并且是用于检测从毫米波段到太赫兹带的电磁波的检测元件，如第一实施例中一样。检测元件201包括阳极213和阴极214两个电极以及外延层212。通过将用作肖特基金属的阴极214和阳极213添加到外延层212的最外表面来形成肖特基势垒。
在本实施例中，通过外延生长将外延层212布置在衬底11中的具有与衬底11中的在nMOS 103的栅极氧化物膜132正下方的沟道区相同的组成和高度的区域的表面上。待设置有外延层212的区域可以在衬底11中的具有与衬底11中的在pMOS 102的栅极氧化物膜122正下方的沟道区相同的组成和高度的区域正上方。外延层212不限于单层而是可以是堆叠的多个层。
在本实施例中，具有相同的组成和高度的区域指的是通过CMOS工艺中的相同的步骤同时形成的区域，但是衬底11上的位置和目的彼此不同。结果，衬底11中的在栅极氧化物膜132正下方的沟道区的组成在衬底11上的面内分布的范围内与衬底11中的在图2中已经去除的栅极氧化物膜正下方的沟道区的组成相同，并且面内方向上的高度在可由相同的热氧化步骤控制的尺度的范围内相同。在这方面，栅极的热氧化步骤非常精确，并且典型地可以执行小于等于1纳米内的控制。
至于根据本实施例的Si衬底11表面，出于形成nMOS中的沟道区的目的形成的区域被用作用于集成检测元件201的种子层。因此，在已经经受与栅极氧化物膜132相同的工艺的状态中的衬底11表面用作用于生长的种子层。
如第一实施例中一样，在生长时，周围结构处于其中仅存在硅和玻璃的状态。它们的熔点非常高，使得表现出对于外延生长中的热处理的耐受性。因此，可以说使用图2中示出的集成结构的半导体装置是与CMOS兼容的半导体装置，其通过使用标准CMOS工艺来形成，即，对标准CMOS工艺有亲合力。
结果，LOCOS的热氧化物膜12位于检测元件201与pMOS 102之间以及检测元件201与nMOS 103之间并且用作面内方向上的元件隔离结构。此外，在图2中，Si衬底11是p型半导体，使得在选择Si用于外延层212的情况下，通过选择与p型相反的n型作为导电类型，变得可以与pMOS 102、nMOS 103、Si衬底11等等元件隔离。还考虑其中pMOS中的n阱被用作用作种子层的Si衬底11的修改示例。在那种情况下，通过在外延层上生长p型半导体并且其后生长n型半导体以便形成外延层212，相同的元件隔离是可能的。
在本实施例的配置中，衬底中的具有与衬底中的在nMOS或pMOS的栅极氧化物膜正下方的沟道区相同的组成和高度的区域被用作外延生长中的种子层。这个种子层被配置为获得具有减少的缺陷等的最好表面状态，但是是执行暴露步骤相对困难的结构的示例，因为需要去除多晶硅栅极和栅极热氧化物膜。
在暴露步骤中，例如，通过经由光刻等图案化掩蔽排除所关心的nMOS中的多晶硅栅极(附图中未示出)以外的部分，并且其后通过使用湿法刻蚀去除多晶硅(附图中未示出)和在其正下方的热氧化物膜。至于刻蚀剂，可以使用包含氢氟酸和硝酸的混合溶液，其中通过低浓度杂质掺杂单晶硅阻止刻蚀。在那时，栅极侧壁绝缘膜215可以用作侧刻蚀阻止结构。然而，对于本配置栅极侧壁绝缘膜215是不必要的，因此其后可以去除。
同时，使用这个的图像形成设备具有与经由CMOS工艺中的后端工艺的图5中示出的配置相同的配置，并且稍后将提供详细说明。在本实施例中，在衬底11中的与用于形成衬底11中的在栅极氧化物膜132正下方的沟道区的步骤同时通过相同的步骤形成的区域正上方生长外延层212。因此，其上执行外延生长的区域是沟道区，是前端工艺中使用的衬底11的一部分，并且是表面。
如同第一实施例一样，即使在外延生长的半导体层(外延层)122的半导体种类与衬底表面11的种类相同的情况下，外延层122也具有其中膜质量(例如杂质浓度和缺陷密度)根据生长方法和条件而基本上不同的性质。
根据本发明的半导体装置与CMOS兼容并且可以设计肖特基势垒的特性。
第三实施例
将参考图3描述根据第三实施例的半导体装置。图3是示出根据本实施例的半导体装置的集成结构的一部分的截面图。通过经由标准CMOS工艺中的后端工艺在图3中示出的半导体装置的集成结构中包括的晶体管、二极管等等之间实现金属布线，获得根据本实施例的半导体装置。在这方面，稍后将描述半导体装置的配置和制造方法。不会提供与上述的实施例中相同的部分的说明。
根据本实施例的半导体装置包括检测器元件301、pMOS 102和nMOS 103。在本实施例中，检测元件301被构造在衬底11上并且是用于检测从毫米波段到太赫兹带的电磁波的检测元件，如第一实施例中一样。检测元件301包括阳极313和阴极314两个电极以及外延层312。通过将用作肖特基金属的阴极314和阳极313添加到外延层312的最外表面来形成肖特基势垒。
在本实施例中，检测元件301被构造在衬底11上并且是用于检测从毫米波段到太赫兹带的电磁波的检测元件，如第一实施例中一样。在本实施例中，在衬底11中的具有与衬底11中的在nMOS 103与pMOS102之间形成的元件隔离氧化物膜12正下方的区域相同的组成和高度的区域正上方，外延生长外延层312。外延层312不限于单层而是可以是堆叠的多个层。
在本实施例中，同样，具有相同的组成和高度的区域指的是通过CMOS工艺中的相同的步骤同时形成的区域，但是衬底上的位置和目的彼此不同。结果，衬底11中的在元件隔离氧化物膜12正下方的区域的组成在衬底11上的面内分布的范围内相同，并且面内方向上的高度在可由热氧化步骤(LOCOS方法)或刻蚀步骤(沟槽类型隔离方法)控制的尺度的范围内相同。无论如何，在该情况下，若干纳米的表面粗糙度是不可避免的。通过上述的步骤杂质被混入衬底11中，由此最外层的组成与衬底11中的部分的组成稍有不同。
至于根据本实施例的Si衬底11表面，在用于执行元件隔离的LOCOS的热氧化物膜12正下方的区域被用作用于集成检测元件301的种子层。因此，通过去除LOCOS的热氧化物膜12暴露的衬底11表面用作用于外延生长的种子层。
如第一实施例中一样，在生长时，周围结构处于其中仅存在硅和玻璃的状态。它们的熔点非常高，使得表现出对于外延生长中的热处理的耐受性。因此，可以说使用图3中示出的集成结构的半导体装置是与CMOS兼容的半导体装置，其通过使用标准CMOS工艺中的前端工艺来形成并且对标准CMOS工艺有亲合力。
结果，LOCOS的热氧化物膜12位于检测元件301与pMOS 102之间以及检测元件301与nMOS 103之间并且用作面内方向上的元件隔离结构。此外，在本实施例中，同样，衬底11是p型半导体，使得在选择Si用于外延层312的情况下，通过选择与p型相反的n型作为导电类型，变得可以与pMOS 102、nMOS 103、衬底11等等元件隔离。还考虑其中pMOS 102中的n阱被用作用作种子层的衬底11的修改示例。在那种情况下，通过使用其中生长p型半导体并且其后生长n型半导体的配置作为外延层312，相同的元件隔离是可能的。
在本实施例的配置中，衬底11中的具有与衬底11中的在pMOS102与nMOS 103之间形成的元件隔离氧化物膜12正下方的区域相同的组成和高度的区域被用作外延生长中的种子层。在该情况下，获得具有减少的缺陷的良好的表面状态，虽然没有达到第二实施例中的状态。用于去除氧化物膜12和暴露Si衬底11表面的暴露步骤相对容易并且结构是简单的，虽然没有达到第一实施例中的那些。
然而，与上述的实施例相比，可以节省衬底11上的检测元件301的面积。这是因为经由其中面积容易变得相对大的LOCOS方法的LOCOS的热氧化物膜12的一部分还用作用于形成检测元件301的区域。因此，本实施例便于使得像素更细小。
同时，使用这个的图像形成设备具有与经由CMOS工艺中的后端工艺的图5中示出的配置相同的配置，并且因此不会提供说明。
在本实施例中，在与在布置在pMOS 102与nMOS 103之间的元件隔离氧化物膜12正下方的衬底11表面的形成同时形成的、Si衬底11上要设置有检测元件301的区域的表面正上方生长外延层312。因此，外延生长之前的关心的表面为前端工艺中使用的衬底表面。在这方面，即使在外延生长的半导体层的半导体种类与上述的衬底表面的种类相同的情况下，半导体层也具有其中膜质量(例如杂质浓度和缺陷密度)根据生长方法和条件而基本上不同的性质。
根据本发明的半导体装置与CMOS兼容并且可以设计肖特基势垒的特性。
第四实施例
将参考图4描述根据第四实施例的半导体装置。图4是示出根据本实施例的半导体装置的集成结构的一部分的截面图。通过经由标准CMOS工艺中的后端工艺在图4中示出的半导体装置的集成结构中包括的晶体管、MESFET等等之间实现金属布线，获得根据本实施例的半导体装置。稍后将描述根据本实施例的半导体装置的配置和制造方法。不会提供与上述的实施例中相同的配置的说明。
根据本实施例的半导体装置包括检测器元件401、pMOS 402和nMOS 403。在本实施例中，检测元件401为用于检测太赫兹波的MESFET。检测元件401包括源极413、栅极416和漏极414三个电极以及外延层412，并且构成肖特基势垒。外延层412为半导体层并且不限于单层而是可以是堆叠的多个层。
在肖特基势垒二极管的情况下，典型地，肖特基势垒布置在具有n型半导体的阳极正下方或在具有p型半导体的阴极正下方。然而，在MESFET的情况下，肖特基势垒布置在栅极正下方。
CMOS被配置为包括衬底41上的pMOS 402、nMOS 403等等，并且作为图像形成设备被用于控制大量布置在Si衬底41上的面内方向上的MESFET阵列并且处理信号。
通过使用标准CMOS工艺制作pMOS 402和nMOS 403。本实施例为沟槽类型隔离方法中的双阱工艺的示例。也就是说，半导体装置包括用于元件隔离的场氧化物膜(CVD氧化物膜)42、n阱43和p阱44。衬底41的导电类型为p型或者n型。
pMOS 402和nMOS 403分别包括用作源极和漏极的杂质扩散层421和431、热氧化物膜(栅极氧化物膜)422和432以及用作栅极的多晶硅423和433。CVD方法形成的氧化物膜42布置在pMOS 402、nMOS 403和检测元件401之间以便隔离各个元件。
在使用沟槽类型隔离方法的本实施例中，同样如第一实施例中一样，在具有与pMOS 402的源极或漏极中的杂质扩散层421相同的组成和高度的杂质扩散层411正上方外延生长外延层412。可替代地，可以在具有与nMOS 403的源极或漏极中的杂质扩散层431相同的组成和高度的杂质扩散层411正上方生长外延层412。
如第一实施例中说明的，在外延层412为Si的情况下，当外延层412包括导电类型与杂质扩散层411的导电类型不同的层时元件隔离是可能的。同样适用于其中SiGe被用作外延层412的情况。
在外延层412为GaAs或InP的情况下，当采用带隙大于它们带隙的材料(例如，砷化铝镓(AlGaAs)或砷化铟镓(InGaAs))时，元件隔离是容易的。至于III-V化合物半导体，已经发展了用于通过用深引入杂质等补偿载流子来增大电阻率的技术，并且可以在不使用具有大带隙的材料的情况下进行元件隔离。
在沟槽类型隔离方法中，可以考虑如第二实施例中一样的配置。也就是说，可以在衬底41中的具有与衬底41中的在pMOS 402或nMOS403的热氧化物膜422或432正下方的沟道区相同的组成和高度的区域的表面上外延生长外延层412。如第二实施例中一样，对于外延生长中的种子层41，这个配置获得具有减少的缺陷等的良好的表面状态。
此外，如第三实施例中一样，可以在衬底41中的具有与衬底41中的在氧化物膜42正下方的区域相同的组成和高度的区域的表面上生长外延层412。至于Si衬底41表面，可以选择在p阱43上或可以选择在n阱44上。在该情况下，如同第三实施例一样，氧化物膜42还可以被用作用于形成MESFET 401的区域，因此本实施例便于使得像素更细小。
如在LOCOS方法中一样，在使用沟槽类型隔离方法的标准CMOS工艺中，在外延生长时，周围结构处于其中存在硅和玻璃(例如CVD氧化物膜42和热氧化物膜422和432)的状态。
此外，通过根据本实施例的CMOS工艺形成的pMOS 402和nMOS 403中的每一个的源极、栅极、漏极被设置有硅化物424或硅化物434以便减少与后端工艺中使用的金属接触的接触电阻。这是Si和金属的复合晶体并且典型示例包括钨硅化物(WSi)、钛硅化物(TiSi)、钴硅化物(CoSi)和镍硅化物(NiSi)。与外延生长中的热处理的温度相比，它们的熔点非常高。
也就是说，根据本实施例的通过使用标准CMOS工艺中的前端工艺形成的每个结构对于用于外延生长的热处理有耐受性并且有物理稳定性。因此，根据本实施例的半导体装置与CMOS兼容并且可以设计肖特基势垒的特性。
在本实施例中，在外延生长之后，通过将栅极电极416、源极电极413和漏极电极414添加到结果得到的外延层，完成了MESFET 401结构。能够将栅极电极布置在外延层412的最外层上。
同时，使用这个的图像形成设备具有与经由标准CMOS工艺中的后端工艺的图5中示出的配置相同的配置，并且因此不会提供说明。
第五实施例
将参考图5描述根据第五实施例的半导体装置。图5是示出根据本实施例的半导体装置的一部分的截面图。具体地，作为根据第一实施例的半导体装置的一部分的集成结构经受标准CMOS工艺中的后端工艺，并且示出至少包括检测元件和用于控制检测信号和处理信号的电路的像素。不会提供与上述的实施例中相同的配置的说明。
根据本实施例的半导体装置包括检测电路1001(在下文中被称为“电路1001”)以及控制和信号处理电路1002(在下文中被称为“电路1002”)。
电路1001是用于检测太赫兹波的部分并且包括检测元件101和由金属部件1621和1622形成的天线。检测元件101通过通孔151和161以及电极113和114电连接到天线1621和1622。
天线1621和1622有捕获自由空间中传播的太赫兹波并且转换成接近于检测元件101的肖特基势垒二极管的阻抗的电压和电流的功能。至于在本实施例中的天线1621和1622，平面的天线图案由第二金属布线162形成。当然，可以采用使用由第一金属布线152和第二金属布线162组成的两个金属层的天线。
通孔151和161是金属，并且具有以低损失将高频电信号从天线1621和1622传送到检测元件101的功能。检测元件101具有基于高频电信号的整流产生与由天线1621和1622接收的太赫兹波的强度成比例的检测信号的功能。通过第一层间绝缘膜15上的第一金属布线152或第二层间绝缘膜16上的第二金属布线162将检测信号取出到电路1002。
电路1002是放大器电路并且通过经由通孔151和161、第一金属布线152和第二金属布线162电连接pMOS 102和nMOS 103来构造。此外，可以使用第三金属布线和第四金属布线。在本实施例中，示出了其中pMOS 102连接到nMOS 103的电路1002的仅CMOS部分的截面结构。然而，可以与衬底11上的电阻元件、电容元件等相关联地构造放大器电路。这种电路配置可以被用来放大来自电路1001的电信号。
电路1002能够根据外部电路的命令而停止信号的输出，因此允许具有像素开关的角色。因此，电路1002可以被用来控制以便访问和寻址具有大量像素(例如每条线100个像素)的成像元件中的任意像素。为此，电路1002对根据本实施例的半导体装置是不可缺少的。
如图5所示，在根据本实施例的半导体装置中，电路1001和电路1002集成在相同的衬底11上的相邻位置处。通常，外来的噪声容易与来自电路1001的检测信号交迭，并且这随着电路1001和电路1002之间的连接布线的长度增大而显著地发生。因此，在根据本实施例的配置中，电路1001能够以最短距离连接到电路1002，使得检测信号的S/N比是杰出的。
例如，根据采样定理，像素的一边的合适的尺寸是半波长，使得1THz处的像素的尺寸在空气中是150微米。相邻地集成的电路1001和电路1002能够以小于或等于半波长的距离容易地连接以便确保杰出的S/N。
另外，容易构造用于减少外来的噪声的配置。例如，在低层级布线(例如第一金属布线152)被用作连接布线的情况下，高层级布线(例如第二金属布线162)可以用作屏蔽板。有效的是通过经由通孔151和161在用作屏蔽板的第二金属布线162与衬底11之间进行连接来增强屏蔽效果。无论如何，能够减少外来的噪声的配置的构造是困难的，除非在相同的衬底11上执行集成。
在晶体管与各种元件之间实现金属布线时，已经经受热处理的检测元件101以及硅(例如衬底11和多晶硅123和133)存在于周围结构中。此外，存在玻璃，例如，LOCOS的热氧化物膜12以及热氧化物膜122和132，其已经在CMOS工艺中的前端工艺中形成。在标准CMOS工艺中的后端工艺中，采用伴有比这种结构经历的温度低的温度处的热处理的材料。
例如，至于层间绝缘膜15和16，选择等离子体CVD氧氮化物膜、正硅酸乙酯(TEOS)膜等等。可以在比热氧化物膜的温度足够低的温度处执行它们的膜形成。至于通孔151和161，选择CVD金属或镀敷金属。CVD-W方法可以通过在大约400摄氏度处的热处理用钨(W)填充通孔。目前，可以选择Cu镶嵌(damascene)方法，其中在不伴有特殊的热处理的情况下用Cu填充通孔。
至于金属布线152和162，选择相对便宜的高导电性的Al、双镶嵌方法兼容的Cu等等。因此，可以说可以将标准CMOS工艺中的后端工艺应用于根据本实施例的半导体装置。
在这方面，出于定义术语的目的，将参考图6A到图6K和图7A到图7L描述标准CMOS工艺中的前端工艺的示例。图6A到图6K是示出作为标准CMOS工艺的LOCOS方法中的前端工艺的示例的截面图。图7A到图7L是示出作为标准CMOS工艺的沟槽类型隔离方法中的前端工艺的示例的截面图。
LOCOS方法中的步骤包括图6A到图6K中示出的工艺。首先，制备Si衬底，并且执行分布在衬底表面上的杂质的清洁(图6A)、用于形成栅极热氧化物膜的表面热氧化(图6B)以及用于形成n阱的离子注入和激活退火(图6C)。其后，执行氮化物(SiN)膜的膜形成(图6D)、用于形成鸟嘴图案的氮化物膜刻蚀(图6E)以及作为LOCOS方法的最大特征的场氧化物膜(LOCOS的热氧化物膜，SiO)的形成(图6F)。
随后，根据需要，执行用于确定pMOS和nMOS的阈值电压Vth的离子注入和激活退火(图6G)，然后执行用作栅极的多晶硅的膜形成和刻蚀，使得完成图6H中示出的步骤。执行用于形成用作pMOS和nMOS的源极或漏极的杂质扩散层的离子注入和激活退火，由此形成图6I中示出的配置。执行栅极侧壁绝缘膜的CVD氧化物膜(SiO)的膜形成(图6J)和用于暴露接触并且同时形成栅极侧壁绝缘膜的步骤(图6K)，使得完成前端工艺。
沟槽类型隔离方法中的前端工艺包括图7A到图7L中示出的工艺。首先，制备Si衬底，并且执行分布在衬底表面上的杂质的清洁(图7A)、用于保护衬底表面的氧化物膜的膜形成和氮化物膜的膜形成(图7B)以及用于通过使用氮化物膜作为掩模形成沟槽图案的刻蚀(图7C)。
其后，通过CVD氧化物膜(SiO)等的膜形成以及用于平滑化表面的化学机械抛光(CMP)执行图7D中示出的步骤。随后，氮化物膜(SiN)和氧化物膜(SiO)被刻蚀(图7E)，使得作为沟槽类型隔离方法的最大特征的沟槽类型隔离结构通过基于其中用CVD氧化物膜填充沟槽的浅沟槽隔离(STI)的这个方法来形成。然后，执行用于形成n阱的离子注入和激活退火(图7F)。
根据需要，进一步执行衬底表面上的清洁，通过执行表面热氧化来形成栅极热氧化物膜(图7G)，并且执行用作栅极的多晶硅的膜形成和刻蚀(图7H)。执行用于形成pMOS的源极和漏极以及nMOS的源极和漏极中的轻掺杂漏极(LDD)结构的离子注入和激活退火(图7I)。此外，执行栅极侧壁绝缘膜的形成(图7J)以及用于形成用作pMOS的源极和漏极以及nMOS的源极和漏极的杂质扩散层的离子注入和激活退火(图7K)。随后，执行硅化，其中为了改善接触，Ti、Co、Ni等等进行接触并且执行热处理，(图7L)，使得完成前端工艺。
在这方面，用于确定阈值电压Vth的离子注入和激活退火、用于形成LDD结构的步骤以及如图7L所示的硅化步骤是用于改善与CMOS的更细小的设计规则相关联的功能性的步骤，并且不是必不可少的。这种步骤可以并入LOCOS方法和沟槽类型隔离方法两者中。同样地，例如，图7D中示出的CMP步骤不是必不可少的并且可以用基于先前已知的回刻方法的表面平滑化步骤代替。
作为CMOS工艺中的随后步骤的用于形成金属前介质(PMD)的步骤可以或可以不被包括在本说明书中的前端工艺中。这是因为典型地，选择SiO、磷玻璃(PGS)等等作为用于PMD的材料，结果，表现出对于外延生长的热处理的耐受性以及物理稳定性。
图8A到图8D中示出了CMOS工艺中的前端工艺中的元件隔离技术的变化。图8A示出了通过离子注入方法、扩散法等在p型Si衬底81上形成n阱83的n阱工艺。图8B示出了在n型Si衬底81上形成p阱84的p阱工艺。图8C示出了用于在衬底81上形成n阱83和p阱84两者的双阱工艺。图8D示出了用于在p型衬底81上形成具有与衬底的导电类型相反的导电类型的阱85以及n阱83和p阱84两者的三阱工艺。
作为标准CMOS工艺的LOCOS方法和沟槽类型隔离方法中的每一个基于仅上述的组合具有八个变型。然而，标准CMOS工艺在本说明书中不限于它们。
例如，全部下面的工艺：
在可以任意地改变用于形成相同结构的步骤的顺序的情况下、基于步骤顺序的这种改变的CMOS工艺，
在存在对于用于形成相同结构的步骤的替代方案的情况下、基于这种步骤的替代的CMOS工艺，
其中增加或省略在增强功能性方面有效但不是必不可少的用于形成结构的步骤的CMOS工艺，
其中增加用于通过使用如同pMOS或nMOS一样的相同的衬底上的杂质扩散层或多晶硅来形成电阻元件或MOS电容元件的步骤的CMOS工艺，以及
其中增加或省略没有伴有结构的步骤(例如，衬底清洁或表面处理)的CMOS工艺，
以及其组合被认为是在本说明书中的标准CMOS工艺。此外，认为同样适用于在其中集成采用上述的CMOS工艺的双极型晶体管与CMOS的BiCMOS工艺。
如上所述，根据本实施例的半导体装置与CMOS兼容并且可以设计肖特基势垒的特性。
下面将参考示例描述特定的成像元件。
示例1
在本示例中，将具体地描述使用根据上述的实施例的半导体装置的成像元件。图9A是作为根据本示例的成像元件的一部分的半导体装置的截面图。图9B示出了其中这种结构布置成二维阵列并且能够任意地访问任何像素的成像元件的电路图。半导体装置包括检测电路9001(在下文中被称为“电路9001”)以及控制和信号处理电路9002(在下文中被称为“电路9002”)。电路9001包括检测元件901以及由金属部件9621和9622形成的天线。检测元件901经由通孔951和961以及两个电极913和914电连接到天线9621和9622。电路9002是放大器电路并且通过经由通孔951和961、第一金属布线952以及第二金属布线962电连接pMOS 902和nMOS 903来构造。另外，可以使用第三金属布线和第四金属布线。这些配置与根据第五实施例的半导体装置的配置相同，因此，不会提供详细说明。
在本示例中，具有200mm的直径的8英寸Si衬底被用作衬底91。例如，通过采用8英寸Si衬底获得像素数量为150×200且其中一个像素为0.6平方毫米的管芯(半导体装置)。使用高电阻率衬底91，其具有大于等于20欧姆厘米的电阻率并且由MCZ方法制作，使得减少衬底91对太赫兹波的吸收。
检测元件901为包括外延层912、肖特基电极913和欧姆电极914的肖特基势垒二极管(在下文中被称为二极管)。n型SiGe复合晶体半导体被用作外延层912的最外表面。外延层912被配置为从衬底91侧顺序地包括高浓度掺杂的Si层(第一层)9121、高浓度掺杂的Si0.86Ge0.14层(第二层)9122和低浓度掺杂的Si0.86Ge0.14层(第三层)9123。
第一层9121具有2×1019cm-3的n型载流子浓度以及500nm的厚度。第二层9122具有2×1019cm-3的n型载流子浓度以及15nm的厚度。第三层9123具有5×1017cm-3的n型载流子浓度以及60nm的厚度。
第一层9121还用作缓冲层，因此使用相对厚的层。这是因为在种子层表面不理想的情况下，外延层912的最下部不容易变为完美晶体。在本示例中，衬底91中的具有与衬底91中的在pMOS 902或nMOS903的栅极氧化物膜正下方的沟道区相同的组成和高度的区域被用作种子层。
第二层9122和第三层9123为相对于衬底91晶格失配的系统。公知的是，通过使用低温外延生长技术能够减少这些层的位错、错配等等。在这方面，选择大于等于1×1017cm-3且小于等于1×1019cm-3作为第三层9123的载流子浓度对于形成肖特基势垒结构是方便的。第三层9123接触肖特基电极913，由此在外延层912中包括的半导体9123侧形成肖特基势垒。
欧姆电极914经由高浓度离子注入区域9124而与高浓度掺杂的层9121和9122电接触。在本示例中，Ti金属(厚度为200nm)被用作用于肖特基电极913和欧姆电极914的材料。以这样的方式，构造检测元件901。
将描述SiGe外延层912的低浓度掺杂的层9123中的Ge复合晶体摩尔分数以及在改变肖特基电极913的材料时的势垒电势的幅度。蒸发法被用于用作肖特基电极913的Ti、Al、Ni和Pd的膜形成，以便减少SiGe外延层912的表面损伤。
首先，将描述在改变肖特基电极913的材料时的势垒电势的幅度。图10A和图10B为示出肖特基势垒高度φb与用于电极的金属的金属功函数之间的关系的图。
在包含SiGe的外延层912为p型半导体的情况下，肖特基势垒高度φb具有随着金属功函数增大而减小的性质，如图10A所示。在n型半导体的情况下，肖特基势垒高度表现出随着金属功函数增大而增大的性质，如图10B所示。在这些曲线图中，I-V(电流-电压)方法被用于提取肖特基势垒高度φb。金属功函数的值是从在WALTER H.KOHL的“Materials and Techniques for ELECTRON TUBES”,p.526中描述的表格中提取的。
图10C为示出包含SiGe的外延层912中的Ge的复合晶体程度、肖特基势垒高度φb和间接带隙Eg之间的关系的图。图10C还示出了能够通过Ge的复合晶体程度调节肖特基势垒高度φb。特别地，图10C示出了p型半导体的示例。由于SiGe，Ge复合晶体摩尔分数增大并且间接带隙Eg减小，使得根据该趋势，肖特基势垒高度φb减小。
用于检测太赫兹波的一个方法(其中要求低噪声和高灵敏度的检测)是实现检测元件901的零偏置操作(操作点为0V和0A)。出于该目的，肖特基势垒高度φb优选地为小于等于0.4eV，以及期望地为大于等于0.1eV且小于等于0.3eV。因此，p型半导体Si和SiGe能够与具有4.6eV的功函数的Ni到具有5.0eV的功函数的Pd的肖特基金属结合，并且n型半导体Si和SiGe能够与具有3.9eV的功函数的Ti到具有4.2eV的功函数的Al的肖特基金属结合。
在本示例中，通过将检测元件901连接到天线9621和9622构造电路9001。公知的和频率无关的对数周期天线被用于天线9621和9622。
在本配置中，检测元件901被形成为岛状。岛的尺寸被指定为小于等于约50平方微米以便检测大于等于0.5THz且小于等于3THz的频带中的电磁波，并且外延层912的一边被设计成约7微米。用作外延层912的种子层的沟道的一边被设计成约500微米，其与一个像素的尺寸几乎相同。
为了减少二极管结构的时间常数，即，结电容和串联电阻的乘积，肖特基电极913的直径被设计成0.6微米并且肖特基电极913与欧姆电极914之间的距离被设计成1微米。肖特基电极913和欧姆电极914是通过使用Ti形成的Ti电极。
Ti/Al/TiN布线952(厚度800nm)和Ti/Al/TiN布线962(厚度800nm)分别位于BPSG膜95(最厚位置处的厚度为2微米)和TEOS膜96(厚度1.6微米)上，以便形成天线9621和9622。具有0.4微米的直径并且用CVD-W填充的通孔951和961分别连接在Ti电极913和914与第一布线952之间以及在第一布线952与第二布线962之间。检测元件901利用4欧姆的串联电阻连接到天线9621和9622。
在本示例中，通过LOCOS方法中的n阱工艺制作pMOS 902和nMOS 903。至于源极、漏极和栅极中的每一个的极点，采用硅化物924或硅化物934。在本配置中，以使得栅极面积变得相对大的方式形成pMOS 902和nMOS 903。这是出于减少CMOS的1/f噪声的目的。
因此，pMOS 902的栅极长度和栅极宽度被分别设计成0.6微米和240微米。nMOS 903的栅极长度和栅极宽度被分别设计成4.8微米和8微米。为了对于这种大栅极宽度减少寄生电容，MOS可以被分割成例如共质心布局。它们是公知的技术。
Ti/Al/TiN布线952(厚度800nm)和Ti/Al/TiN布线962(厚度800nm)分别位于BPSG膜95(最厚位置处的厚度为2微米)和TEOS膜96(厚度1.6微米)上。具有0.4微米的直径的通孔951和961以相对低电阻分别连接在pMOS 902和nMOS 903的源极、漏极和栅极与第一布线952之间以及在第一布线952与第二布线962之间。以这样的方式，形成下面描述的第二电路9002。
根据本实施例的电路9002是通过使用简单源极接地电路设计的LNA电路。例如，在1V的偏置被施加到pMOS 902的源极和nMOS903的栅极并且-1V的偏置被施加到nMOS 903的源极的情况下，电路9002用作具有20dB的放大度和10MHz的带宽的LNA。带宽相对宽，因此例如能够通过在下游布置滤波电路等来限制带宽，来减少噪声。它们是公知的技术。
在本示例中，电路9001直接连接到电路9002的输入级以便实现检测元件901的零偏置操作。然而，电路9001可以被配置为通过使用电容耦合等进入非零偏置操作。当然，用于保护的电阻等可以被插入输入级中。这种电路配置可以容易集成在相同的衬底91上。
根据本示例的成像元件被配置为在一个像素中包括电路9001和电路9002，并且它们是二维地排列的。因此，要求读取指定像素的机构。用于访问像素的晶体管904是相同的衬底91上的连接到各个像素的晶体管，并且用作用于读取各个像素的电荷和信号电压的选择开关。
成像元件包括y寻址电路9004和y读取线开关9005。y寻址电路9004操作待寻址的读取线9006的y读取线开关9005。同样地，y寻址电路9007操作待寻址的读取线9009的y读取线开关9008。x寻址电路9007和y寻址电路9004可以被并入有从各个像素顺序地发送的检测信号的读取电路(附图中未示出)。
如下所述制作根据本示例的成像元件。8英寸Si衬底91被制备并且通过使用标准CMOS工艺中的LOCOS方法经受前端工艺。具体地，在本示例中的前端工艺中，执行图6A到图6K中示出的步骤以及图7L中示出的步骤。结果，在衬底91上形成半导体装置的集成结构。
图11A到图11D中示出了作为下面步骤的一部分的肖特基势垒形成步骤。最初，形成约2.5微米的BPSG膜95作为PMD，从而覆盖整个衬底91(图11A)。从BPSG膜95去除图11B中示出的虚线953指明的部分，并且执行用于暴露衬底91表面的区域的一部分的暴露步骤。至于其方法，如上所述，干法刻蚀被用于BPSG膜和硅化物，并且湿法刻蚀被用于多晶硅913和栅极氧化物膜912。
其后，执行包含SiGe的外延层912的晶体生长(图11C)。CVD方法被采用作为外延生长技术并且在550摄氏度的相对低温度处执行。在低温CVD方法中，包含氧作为原料气体的杂质但是量小到1×1017cm-3或更小。因此，能够在仅暴露的衬底91表面上生长单晶，但是多晶留在BPSG膜95上。然而，其后能够通过CMP去除这个多晶。在一些情况下，BPSG膜95侧的侧表面为非晶层或空洞，但是这能够其后在岛形成中去除。
随后，形成高浓度离子注入区域9124。施主(例如磷)注入到图11D中示出的区域9124中，并且在离子注入之后执行例如800摄氏度处的热处理作为激活退火。在800摄氏度处杂质(例如，硼、磷和砷)在pMOS 902和nMOS 903中的扩散仅为若干纳米量级。这个长度为栅极长度的十分之一或更小，因此认为基本上不发生扩散。在存在BPSG膜95的残余应力的情况下，可以在以使得消去残余应力的方式分离地形成氧化物膜、氮化物膜等之后形成高浓度离子注入区域9124。
此外，外延层912的最外表面经受氢氟酸清洁并且表面悬挂键经受利用氢终止的修饰。通过使用Ti金属来形成电极913和914，使得形成如图11D所示的肖特基势垒。
其后，去除外延层912的部分并且形成外延层的岛。干法刻蚀可以被用于形成电极和形成岛。形成约3微米的BPSG膜95，埋入用作检测元件901的二极管，其后通过CMP使BPSG膜95平坦化。虚线953指明电路9001区域中的由此形成的BPSG膜与用作放大器电路的电路9002中的BPSG膜之间的边界。可以通过使用CMP无缝接合它们。本示例中的肖特基势垒形成步骤如上所述。
最后，执行标准CMOS工艺中的后端工艺。至于步骤的顺序，顺序地执行通孔951的制作、第一金属布线952的形成、TEOS膜96的形成、通孔961的制作以及第二金属布线962的形成。
也就是说，通过波希(Bosch)工艺等在BPSG膜95中制作直径0.4微米的细长的接触孔，其后出于保护接触孔的内壁的目的形成每个10nm的Ti/TiN衬垫膜。通过395摄氏度处CVD-W填充到接触孔中来形成通孔951。这里，再次执行CMP以便使BPSG膜平坦化直到膜厚达到2微米而同时去除BPSG膜95上的W。形成Ti/Al/TiN膜并且通过使用干法刻蚀来形成布线图案，使得形成第一金属布线952。
然后，形成膜厚稍微大于1.6微米的最终厚度的TEOS膜96。以与通孔951的制作相同的方式制作通孔961。执行平坦化直到TEOS膜96的膜厚达到1.6微米，其后通过以与上述的第一金属布线952的形成相同的方式形成Ti/Al/TiN布线图案来形成第二金属布线962，使得完成根据本示例的成像元件。
根据本示例的由此形成的成像元件包括与CMOS兼容的半导体装置，其中能够设计肖特基势垒的特性。
可以构造包括根据本示例的成像元件以及用于执行利用毫米波或太赫兹波的有源照明的照明装置的图像形成设备。在从毫米波段到太赫兹带的频率区域中，与红外区对比，背景黑体辐射能量小，因此通常使用有源照明。电磁波的照明装置的示例可以包括含有负阻元件(例如，共振隧穿二极管、江崎二极管和耿氏二极管)的电子装置、光学装置(例如，量子级联激光器、p-Ge激光器以及铅盐激光器)以及连续光源(例如，自由电子激光器)。可替代地，可以提及脉冲光源，例如参数振荡器、光电导元件、切伦科夫辐射LiNbO3产生器和光-太赫兹波换能器(诸如单行载流子(UTC)光电二极管)。
用照明装置照射对象。穿过对象或在对象处反射的太赫兹波包括对象的信息，并且通过成像元件获取结果得到的太赫兹波。在那时，在物镜透镜布置在成像元件与样品(specimen)之间的情况下，构造焦平面阵列类型，由此图像形成设备可以在一个拍摄中拾取图像。
此外，考虑接触类型图像形成设备作为其它示例。在这个情况的配置中，可以通过样品与成像元件的接触获得样品的二次信息。在该情况下，物镜透镜是不必要的。
另外，预期根据本发明的半导体装置被应用于可用于生产控制、医疗诊断成像、安全控制等等的传感器。
虽然已经参考示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。以下权利要求的范围将被给予最宽的解释从而包括所有这样的修改、等同的结构与功能。
本申请要求2013年12月25日提交的日本专利申请No.2013-267156和2014年12月3日提交的日本专利申请No.2014-245236的权益，该日本专利申请的整体通过参考被并入于此。

Claims (19)

1.一种半导体装置，包括：
硅衬底；以及
在硅衬底上的面内方向上布置的检测元件、p型MOS晶体管以及n型MOS晶体管，
其中检测元件包括半导体层和电极，其中肖特基势垒布置在半导体层与电极之间，
半导体层被布置
(i)在具有与p型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层正上方，
(ii)在具有与n型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层正上方，
(iii)在硅衬底中的具有与硅衬底中的在p型MOS晶体管或n型MOS晶体管的栅极氧化物膜正下方的沟道区相同的组成和高度的区域正上方，或者
(iv)在硅衬底中的具有与硅衬底中的在布置在p型MOS晶体管与n型MOS晶体管之间的场氧化物膜正下方的区域相同的组成和高度的区域正上方。
2.根据权利要求1所述的半导体装置，其中半导体层是外延层。
3.根据权利要求1或者权利要求2所述的半导体装置，其中场氧化物膜布置在检测元件与p型MOS晶体管或n型MOS晶体管之间。
4.根据权利要求1所述的半导体装置，其中具有与p型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层是通过与用于形成p型MOS晶体管的源极或漏极中的杂质扩散层的步骤相同的步骤同时形成的层。
5.根据权利要求1所述的半导体装置，其中具有与n型MOS晶体管的源极或漏极中的杂质扩散层相同的组成和高度的层是通过与用于形成n型MOS晶体管的源极或漏极中的杂质扩散层的步骤相同的步骤同时形成的层。
6.根据权利要求1所述的半导体装置，其中硅衬底中的具有与沟道区相同的组成和高度的层是通过与用于形成沟道区的步骤相同的步骤同时形成的层。
7.根据权利要求1所述的半导体装置，其中硅衬底中的具有与硅衬底中的在场氧化物膜正下方的区域相同的组成和高度的层是通过与用于形成场氧化物膜的步骤相同的步骤同时形成的层。
8.根据权利要求1到7中任何一个所述的半导体装置，其中肖特基势垒的高度为0.4eV或更小。
9.根据权利要求1到8中任何一个所述的半导体装置，其中肖特基势垒的高度为大于等于0.1eV且小于等于0.3eV。
10.根据权利要求1到9中任何一个所述的半导体装置，其中半导体层具有大于等于5.430埃且小于等于5.653埃的晶格常数。
11.根据权利要求1到10中任何一个所述的半导体装置，其中检测元件包括肖特基势垒二极管或MOSFET。
12.根据权利要求1所述的半导体装置，其中半导体层包括导电类型与杂质扩散层的导电类型相反的半导体。
13.根据权利要求1到12中任何一个所述的半导体装置，其中半导体层包括导电类型与硅衬底的导电类型相反的半导体。
14.一种半导体装置的制造方法，所述半导体装置在硅衬底上包括检测元件、p型MOS晶体管和n型MOS晶体管，所述方法包括以下步骤：
执行标准CMOS工艺中的前端工艺；
执行标准CMOS工艺中的后端工艺；以及
在前端工艺与后端工艺之间的元件形成工艺中形成检测元件，
其中所述元件形成工艺包括：
暴露步骤，暴露在前端工艺中形成的杂质扩散层、在前端工艺中形成的栅极氧化物膜正下方的区域或者在前端工艺中形成的场氧化物膜正下方的区域，
生长步骤，在暴露步骤中暴露的杂质扩散层、在栅极氧化物膜正下方的区域或者在场氧化物膜正下方的区域正上方外延生长半导体层，以及
电极形成步骤，在半导体层的表面上形成电极。
15.根据权利要求14所述的制造方法，其中设置有半导体层的杂质扩散层与p型MOS晶体管的源极或漏极中的杂质扩散层或者n型MOS晶体管的源极或漏极中的杂质扩散层同时形成。
16.根据权利要求14所述的制造方法，其中设置有半导体层且在栅极氧化物膜正下方的区域在与衬底中的在p型MOS晶体管或n型MOS晶体管的栅极氧化物膜正下方的沟道区的步骤相同的步骤中形成。
17.根据权利要求14所述的制造方法，其中设置有半导体层且在场氧化物膜正下方的区域为，已经去除了与在p型MOS晶体管和n型MOS晶体管之间形成的场氧化物膜同时形成的氧化物膜的区域。
18.根据权利要求14到17中任何一个所述的制造方法，其中在生长步骤中，通过使用化学气相沉积方法、金属有机物气相外延方法或分子束外延方法外延生长半导体层。
19.一种用于形成样品的图像的图像形成设备，包括：
照明装置，执行对于样品的电磁波的照明；以及
成像元件，检测来自样品的电磁波，
其中成像元件包括根据权利要求1到13中任何一个所述的半导体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023109218A1 (zh) * 2021-12-13 2023-06-22 厦门市三安集成电路有限公司 氮化物器件和 cmos 器件集成结构及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020370B2 (en) * 2015-12-31 2018-07-10 Unist (Ulsan National Institute Of Science And Technology) Ring-type field effect transistor for terahertz wave detection, which uses gate metal as antenna
DE102017103687B3 (de) * 2017-02-23 2018-04-26 Forschungsverbund Berlin E.V. Strahlungsdetektor und Verfahren zu dessen Herstellung
JP2020136910A (ja) * 2019-02-20 2020-08-31 キヤノン株式会社 発振器、撮像装置
JP7414428B2 (ja) * 2019-08-26 2024-01-16 キヤノン株式会社 発振器、照明装置、撮像装置および装置
TWI715311B (zh) 2019-11-26 2021-01-01 國立交通大學 具有寬能隙三五族汲極之金屬氧化物矽半導體場效電晶體及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4219523A1 (de) 1992-06-15 1993-12-16 Daimler Benz Ag Monolithisch integrierter Millimeterwellenschaltkreis und Verfahren zu dessen Herstellung
JP3093620B2 (ja) * 1995-10-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
JP2870470B2 (ja) 1996-03-04 1999-03-17 ソニー株式会社 受光装置の製造方法
WO2004027879A2 (en) * 2002-09-19 2004-04-01 Quantum Semiconductor Llc Light-sensing device
JP4618786B2 (ja) * 2005-01-28 2011-01-26 キヤノン株式会社 固体撮像装置の製造方法
JP2007242894A (ja) * 2006-03-08 2007-09-20 Toshiba Corp 半導体装置およびその製造方法
JP2008306080A (ja) 2007-06-11 2008-12-18 Hitachi Ltd 光センサ素子、およびこれを用いた光センサ装置、画像表示装置
KR100853802B1 (ko) * 2007-09-04 2008-08-25 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
JP5506258B2 (ja) 2008-08-06 2014-05-28 キヤノン株式会社 整流素子
JP6087520B2 (ja) * 2011-07-13 2017-03-01 キヤノン株式会社 ダイオード素子及び検出素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023109218A1 (zh) * 2021-12-13 2023-06-22 厦门市三安集成电路有限公司 氮化物器件和 cmos 器件集成结构及其制备方法

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