CN105870096A - 一种基于单基岛sot23引线框架的多芯片封装结构 - Google Patents
一种基于单基岛sot23引线框架的多芯片封装结构 Download PDFInfo
- Publication number
- CN105870096A CN105870096A CN201610202660.7A CN201610202660A CN105870096A CN 105870096 A CN105870096 A CN 105870096A CN 201610202660 A CN201610202660 A CN 201610202660A CN 105870096 A CN105870096 A CN 105870096A
- Authority
- CN
- China
- Prior art keywords
- sot23
- chip
- lead frame
- island
- chip package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49586—Insulating layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Die Bonding (AREA)
Abstract
本发明公开了一种基于单基岛SOT23引线框架的多芯片封装结构，包括SOT23通用引线框架，所述SOT23通用引线框架的上端面分别设置有第一芯片和第二芯片；其中，所述SOT23通用引线框架与所述第二芯片之间还设置有覆铜绝缘层；所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层。本发明解决了通用SOT23封装引线框架单基岛无法实现多芯片封装，在生产环节无需增加其他设备也无需增加生产工装夹具，最大程度利用现有资源，节约成本。在市面上该方案为终端客户提供多芯片集成方案，实现成本及组装空间最小化，提高了产品竞争力。
Description
技术领域
本发明涉及一种基于单基岛SOT23引线框架的多芯片封装结构。
背景技术
目前,封装行业内通用开放的SOT23封装引线框架市面上多为单基岛方案，无法实现可靠的多芯片封装。如附图1所示，在多芯片封装领域由于芯片1和芯片2的衬底不能共基岛相连，无法可靠实现此类多芯片封装。
在单基岛方案SOT23框架上，虽然理论上可以采用绝缘胶工艺实现衬底隔离进而实现多芯片封装，但实际存在以下两个生产可靠性问题：1)点胶工艺绝缘胶厚度无法管控，如图2a、图2b、图2c为生产随机选取测量胶体厚度，从测量数据来看点胶工艺厚度2.2um～24.2um不等。绝缘胶工艺中由于导电粒子迁移当绝缘胶厚度小于5um会导致绝缘芯片与基岛之间产生漏电。2)目前在制作引线框架工艺中基岛存在5um～10um毛刺凸尖现象，如点胶工艺中遇到基岛毛刺凸尖芯片衬底极有可能与基岛导通，多芯片功能失效。综上：SOT23封装所用单基岛引线框架及目前生产工艺无法实现可靠的多芯片封装。
目前，虽然有些SOT23封装引线框架能实现多基岛方案，但这些框架多为大客户定制，实现成本很高，例如SOT23形式封装为实现多基岛方案，开模费需要40-60万，代价很昂贵，普通企业无法承受模具费的成本。
发明内容
本发明目的是针对现有技术存在的缺陷提供一种基于单基岛SOT23引线框架的多芯片封装结构。
本发明为实现上述目的，采用如下技术方案：一种基于单基岛SOT23引线框架的多芯片封装结构，包括SOT23通用引线框架，所述SOT23通用引线框架的上端面分别设置有第一芯片和第二芯片；其中，所述SOT23通用引线框架与所述第二芯片之间还设置有覆铜绝缘层；所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层；所述绝缘基材层的耐热性为260℃～300℃，玻璃化温度Tg在130℃以上，热膨胀系数量级在10-6。
进一步的，所述绝缘基材层采用多孔点胶方式进行点胶贴装。
本发明的有益效果：本发明解决了通用SOT23封装引线框架单基岛无法实现多芯片封装，在生产环节无需增加其他设备也无需增加生产工装夹具，最大程度利用现有资源，节约成本。在市面上该方案为终端客户提供多芯片集成方案，实现成本及组装空间最小化，提高了产品竞争力。
本发明的封装结构可以降低其它封装形式多芯片封装成本。由于市面上柔性绝缘基板大量运用，价格低廉，本发明提出一种封装结构，可基于通用引线框架实现多芯片封装，对无力承担高额开模费用的企业来说无论是制造可行性还是成本可行性，是一种较合理的方案，大大降低了生产成本。
本发明封装结构能解决SOT23绝缘胶工艺漏电问题，为产品可靠性提供了保障。
附图说明
图1为传统的SOT23引线框架封装结构示意图。
图2a至2c为传统点胶工艺绝缘胶厚度随机测量示意图。
图3a为本发明SOT23引线框架封装结构俯视图结构示意图。
图3b为本发明SOT23引线框架封装结构主视图结构示意图。
图3c为本发明中的覆铜绝缘层结构示意图。
图4为本发明中覆铜绝缘基板的划分示意图。
图5为本发明中绝缘基板按图纸进行贴装的示意图。
图6为本发明中覆铜绝缘基板的产品扫描结果示意图。
图7为本发明中覆铜绝缘基板的设备数据控制图。
图8为本发明中覆铜绝缘基板点胶示意图。
图9为本发明的功能芯片贴装图。
图10为本发明的生产工艺实景图。
具体实施方式
图3a至图3c所示，公开了一种基于单基岛SOT23引线框架的多芯片封装结构，包括SOT23通用引线框架3，所述SOT23通用引线框架3的上端面分别设置有第一芯片1和第二芯片2；其中，所述SOT23通用引线框架3与所述第二芯片2之间还设置有覆铜绝缘层4；所述覆铜绝缘层4包括依次水平贴装的绝缘胶层41、绝缘基材层42、铜箔层43以及点胶层44。
上述方案可利用现有传统引线框架点胶工艺实现，无需增加特殊设备也无需增加工装夹具。只需在划片和装片工序环节：对绝缘基板按规格进行划分；如图4所示覆铜绝缘基板的划分；对划分好的绝缘基板按图纸进行贴装，如图5所示。
对于覆铜绝缘基板的选材，本发明的绝缘基材层的耐热性为260℃～300℃，玻璃化温度Tg在130℃以上，热膨胀系数量级在10-6。由于IC封装产品要经过几次175℃高温固化，可见，绝缘基材的耐高温特性和膨胀系数最为关键。而市面上如FR-4覆铜基板、高性能CAF、BT等电子级覆铜绝缘基板可根据不同需求选择相应材质。如选材温度系数与其它材料差异较大，IC产品将产生分层导致产品报废。该方案经过生产反复试验及数据对比，得出最优绝缘基板，确保产品无分层。图6为产品扫描结果：从图中可以看出产品无分层现象。
在贴装覆铜绝缘基板时需控制点胶量均匀，使绝缘基材保持水平不倾斜。该方案在设备点胶工艺上采用多孔点胶方式进行点胶，以确保绝缘基材水平，经试验倾斜度可以控制±3°。
为了阐述简洁，以下是以单芯片为例介绍本封装结构关键生产工艺控制情况：
覆铜绝缘基板贴装在通用引线框架上：从设备数据控制图上如图7可以看出覆铜绝缘基板控制在±30um以内，能较好的满足工艺要求±50um以内。
在覆铜绝缘基板上点胶：此环节需控制第二次点胶需保证在覆铜绝缘基板中心位置。如下图8所示：
功能芯片贴装：此环节功能芯片需保证较小的倾斜度，否则会对焊线环节造成影响，图9为功能芯片贴装图。
芯片与框架焊线互连：本环节作为关键工序最后一步，也是整个环节最为关键工序。需保证焊点推拉力达到工艺管控指标，图10为生产工艺实景图。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种基于单基岛SOT23引线框架的多芯片封装结构，其特征在于，包括SOT23通用引线框架，所述SOT23通用引线框架的上端面分别设置有第一芯片和第二芯片；其中，所述SOT23通用引线框架与所述第二芯片之间还设置有覆铜绝缘层；所述覆铜绝缘层包括依次水平贴装的绝缘胶层、绝缘基材层、铜箔层以及点胶层；所述绝缘基材层的耐热性为260℃～300℃，玻璃化温度Tg在130℃以上，热膨胀系数量级在10-6。
2.如权利要求1所述的一种基于单基岛SOT23引线框架的多芯片封装结构，其特征在于，所述绝缘基材层采用多孔点胶方式进行点胶贴装。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610202660.7A CN105870096A (zh) | 2016-04-01 | 2016-04-01 | 一种基于单基岛sot23引线框架的多芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610202660.7A CN105870096A (zh) | 2016-04-01 | 2016-04-01 | 一种基于单基岛sot23引线框架的多芯片封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105870096A true CN105870096A (zh) | 2016-08-17 |
Family
ID=56626796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610202660.7A Pending CN105870096A (zh) | 2016-04-01 | 2016-04-01 | 一种基于单基岛sot23引线框架的多芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105870096A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110235974A1 (en) * | 2010-03-23 | 2011-09-29 | Thiam Siew Gary Tay | Optocoupler |
| CN102339818A (zh) * | 2010-07-15 | 2012-02-01 | 台达电子工业股份有限公司 | 功率模块 |
| CN104119643A (zh) * | 2013-04-24 | 2014-10-29 | 三星电机株式会社 | 一种印刷电路板用绝缘树脂组合物以及使用其的半固化片、覆铜层压板和印刷电路板 |
-
2016
- 2016-04-01 CN CN201610202660.7A patent/CN105870096A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110235974A1 (en) * | 2010-03-23 | 2011-09-29 | Thiam Siew Gary Tay | Optocoupler |
| CN102339818A (zh) * | 2010-07-15 | 2012-02-01 | 台达电子工业股份有限公司 | 功率模块 |
| CN104119643A (zh) * | 2013-04-24 | 2014-10-29 | 三星电机株式会社 | 一种印刷电路板用绝缘树脂组合物以及使用其的半固化片、覆铜层压板和印刷电路板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103811430B (zh) | 层叠封装结构及其形成方法 | |
| CN104167395B (zh) | 薄轮廓引线半导体封装 | |
| KR100630741B1 (ko) | 다중 몰딩에 의한 적층형 반도체 패키지 및 그 제조방법 | |
| JP2023165871A (ja) | 電子部品装置の製造方法及び電子部品装置 | |
| CN104701272B (zh) | 一种芯片封装组件及其制造方法 | |
| CN202394881U (zh) | 堆叠用半导体封装结构 | |
| CN202240181U (zh) | 三层金属复合焊片 | |
| CN103887256A (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 | |
| CN105321901A (zh) | 用于倒装芯片封装的暴露的、可焊接的散热器 | |
| CN104518066B (zh) | 一种具有过渡基板的led器件及其封装方法 | |
| CN102842558A (zh) | 一种基于锡膏层的wlcsp多芯片堆叠式封装件及其封装方法 | |
| CN102683322B (zh) | Pop封装结构及其制造方法 | |
| CN107248539A (zh) | 一种led封装工艺 | |
| CN205609510U (zh) | 一种基于单基岛sot23引线框架的多芯片封装结构 | |
| CN102664170A (zh) | 半导体封装结构及其制造方法 | |
| CN105870096A (zh) | 一种基于单基岛sot23引线框架的多芯片封装结构 | |
| CN203871315U (zh) | 电子设备 | |
| CN103515333A (zh) | 半导体封装结构 | |
| CN102842560A (zh) | 一种wlcsp多芯片堆叠式封装件及其封装方法 | |
| CN202473897U (zh) | 一种系统集成电路封装结构 | |
| CN105990298A (zh) | 一种芯片封装结构及其制备方法 | |
| CN105932005A (zh) | 一种基于通用esop8引线框架的多芯片封装结构 | |
| CN105097722B (zh) | 半导体封装结构和封装方法 | |
| CN102842551A (zh) | 一种基于基板、锡膏层的wlcsp多芯片堆叠式封装件及其封装方法 | |
| US20100110654A1 (en) | Inner-connecting structure of lead frame and its connecting method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160817 |