CN105826280A - 台阶形基板和具有其的半导体装置 - Google Patents

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Abstract

公开了一种半导体装置和半导体装置的制作方法。该半导体装置包括：基板，在该基板的第一表面中具有凹形；至少一第一半导体裸芯，设置于该基板的凹形的表面上；第一模塑料，包封该至少一个第一半导体裸芯，第一模塑料具有与该基板的第一表面基本共平面的表面；和至少一第二半导体裸芯，设置于该第一模塑料的表面上。根据本公开，可减小半导体装置的总厚度。

Description

台阶形基板和具有其的半导体装置
技术领域
本技术涉及半导体装置。
背景技术
便携式消费电子产品需求上的快速增长驱动了高容量存储装置的需求。诸如闪存存储卡的非易失性半导体存储装置正变得广泛地用于满足日益增长的数字信息存储和交换的需求。它们的轻便性、多功能性和耐久设计以及它们的高可靠性和大容量已经使这样的存储装置理想地用于广泛种类的电子装置，例如包括数字相机、数字音乐播放器、视频游戏控制台、PDA和移动电话。
尽管很多变化的封装构造是已知的，但是闪存存储卡通常可制造为系统级封装(system-in-a-package，SiP)或多芯片模块(MCM)，其中多个半导体裸芯(die)以堆叠的构造安装在基板上。图1A和1B是具有不同的堆叠结构的传统半导体装置100A和100B的侧视图。半导体装置100A和100B均包括安装在基板110上的多个非易失性存储器裸芯120和安装在最顶部的存储器裸芯120的控制器裸芯130。存储器裸芯120彼此上下叠置，或者具有偏移构造(图1A)或者具有由分隔层122分开的垂直构造(图1B)。虽然没有在图1A和1B中显示，存储器裸芯120和控制器裸芯130形成有在裸芯的上表面上的裸芯键合垫，且基板110形成有在基板110的上表面上的接触垫。引线键合体140可以焊接在裸芯120、130的裸芯键合垫和基板110的接触垫之间，将裸芯120、130电连接到基板110。存储器裸芯120和控制器裸芯130被封装在模塑料150内。
随着半导体装置的封装密度增加，期望在半导体装置的有限的垂直空间中引入更多的存储器裸芯。控制器裸芯130通常设置在存储器裸芯堆叠的顶部且占据了半导体装置的一定的垂直空间。该构造具有一定的缺点。例如，难以形成从控制器裸芯上的裸芯键合垫下至基板的大量的引线键合体。已知在控制器裸芯下方提供插入体或重分配层，使得形成引线键合体从控制器裸芯至插入体，然后从插入体下至基板。然而，这增加了半导体装置制造的成本和复杂性。而且，从控制器裸芯到基板的相对长的引线键合体减慢了半导体装置的操作。
技术内容
在本技术的一个方面，一种半导体装置包括：基板，在该基板的第一表面中具有凹形；至少一第一半导体裸芯，设置于该基板的凹形的表面上；第一模塑料，包封该至少一个第一半导体裸芯，第一模塑料具有与该基板的第一表面基本共平面的表面；和至少一第二半导体裸芯，设置于该第一模塑料的表面上。
在实施例中，该凹形为穿过该基板的整个第一表面的沟槽。或者，该凹形为在该基板的第一表面上具有开口的腔体。该基板还包括设置在该凹形的表面的至少一键合垫。该第一半导体裸芯包括第一键合垫，其与设置在该凹形的表面的至少一键合垫电连接。该第一半导体裸芯设置为使得该第一键合垫面背离位于该凹形的表面的该键合垫，且该第一半导体裸芯的第一键合垫和位于该凹形的表面的键合垫经由第一引线键合体电连接。该第一半导体裸芯设置为该第一键合垫面向该凹形的表面的键合垫，且该第一半导体裸芯的第一键合垫和位于该凹形的表面的键合垫经由焊料或导电胶电连接。
在实施例中，该至少一个第二半导体裸芯全部设置于该第一模塑料的表面上。
在实施例中，该基板还包括位于该基板的第一表面上在与该凹形不同的区域中的第一接触垫。该至少一第二半导体裸芯的每个均包括第二键合垫。且该基板的该第一接触垫经由第二引线键合体电连接到该第二半导体裸芯的第二键合垫。
在实施例中，该半导体装置还包括第二模塑料，包封在该基板上的至少一第二半导体裸芯。该半导体装置还包括位于该基板的与该第一表面相反的第二表面的第二接触垫和设置于该第二接触垫上的焊球。该半导体装置还包括贴附于该第一半导体裸芯的表面上的第一裸芯贴附膜和贴附于该第二半导体裸芯的表面上的第二裸芯贴附膜，其中该第一裸芯贴附膜的厚度小于该第二裸芯贴附膜的厚度。该至少一第一半导体裸芯包括控制器裸芯，且该至少一第二半导体裸芯的包括存储器裸芯。
在本技术的一个方面，一种基板包括：凹形，形成于该基板的第一表面中；以及至少一键合垫，位于该凹形的表面，且设计为与引线键合体连接。
在本技术的一个方面，一种基板带包括矩阵排布的多个上述的基板，该多个基板具有第一数量的行和第二数量的列。
在实施例中，同一列中的基板的凹形形成穿过整个基板带的直线沟槽。
在本技术的一个方面，一种半导体装置的制作方法包括：制备基板，在该基板的表面中具有凹形；将至少一第一半导体裸芯设置于该基板的凹形的表面上；进行第一模制工艺，用第一模塑料包封该至少一个第一半导体裸芯，该第一模塑料具有与该基板的表面基本共平面的表面；和将至少一第二半导体裸芯设置于该第一模塑料的表面上。
在实施例中，在该凹形为穿过该基板的整个表面的沟槽的情形，该第一模制工艺为侧闸工艺，在该侧闸工艺中该第一模塑料从该沟槽的至少一端送入该沟槽。在该凹形是在该基板的表面上具有开口的腔体的情形，该第一模制工艺为顶闸工艺，在该顶闸工艺中该第一模塑料从该基板的顶部送入该腔体内。
在实施例中，所述的方法还包括进行第二模制工艺，用第二模塑料在该基板的表面上包封该至少一第二半导体裸芯。该第一模塑料的颗粒尺寸小于第二模塑料的颗粒尺寸。
在实施例中，所述的方法还包括在第一模制工艺之前的第一引线键合工艺，将该至少一半导体裸芯的第一键合垫电连接到该基板的凹形的表面的键合垫。所述的方法还包括在第二模制工艺之前的第二引线键合工艺，将该至少二半导体裸芯的第二键合垫电连接到位于该基板的表面的接触垫。
附图说明
图1A和图1B是常规半导体装置的示意侧视图。
图2是根据本技术的一实施例的半导体装置的示意侧视图。
图3是根据本技术的另一实施例的半导体装置的示意侧视图。
图4是根据本技术的又一实施例的半导体装置的示意侧视图。
图5A和5B是根据本技术的一实施例的基板的示意立体图和示意俯视图。
图6A和6B是根据本技术的另一实施例的基板的示意立体图和示意俯视图。
图7A和7B是根据本技术的一实施例的基板带的示意平面图和示意侧视图。
图8是根据本技术的一实施例的半导体装置的制造方法的流程图。
图9A到9H是根据本技术的一实施例的半导体装置的制造方法的示意侧视图。
图10A是根据本技术的一实施例的半导体装置的制造方法中的顶闸工艺的示意侧视图。
图10B是根据本技术的一实施例的半导体装置的制造方法中的侧闸工艺的示意俯视图。
图10C是根据本技术的一实施例的批量的半导体装置的制造方法中的侧闸工艺的示意俯视图。
具体实施方式
现在将参考图2到10C描述涉及半导体装置、基板、基板带和半导体装置的制造方法的实施例。可以理解本技术可以以许多不同的形式实现且不应解释为限于本文所阐述的实施例。而是，这些实施例被提供，使得本公开将是充分和完整的，且将该技术完全传递给本领域的技术人员。本技术旨在覆盖这些实施例的替换、修改和等同物，这些实施例被包括在由所附权利要求界定的本技术的范围和精神内。另外，在本技术的所附详细说明中，阐述了许多特定的细节，以提供本技术的完整理解。然而，对于本领域技术人员而言清楚的是，本技术可以在没有这样的特定细节的情况下被实现。
在此使用术语“左”、“右”、“顶部,”“底部,”“上,”“下,”“垂直”和/或“水平”仅为了方便和例示目的，但这不意味着限制本发明的描述，因为所引用的项目可以在位置上改变。而且，如在此使用的，“一”也旨在包括单数和复数的形式，除非内容清楚地说明并非如此。术语“实质上”、“近似地”和/或“大约”意思是指定的尺度或参数可以为了给定应用而在可接受的制造容忍度中变化。在一个实施例中，可接受制造容忍度是±0.25％。
在所有的附图中，相同或者相似的构件用相同的方式标注，具有相同的后两位数字。如在此使用的，术语“模塑料”即指模塑材料的颗粒形式也指固化后的固体形式。
图2是根据本技术的一实施例的半导体装置的示意侧视图。
半导体装置200包括基板210，该基板210在上表面具有凹形212，由于该凹形212所产生的阶差，该基板210被称为台阶基板。基板210可以为线路板，比如印刷电路板，其具有介电芯以及在上下两侧的导电图案。芯可以由各种介电材料形成，比如聚亚酰胺叠层、包括FR4和FR5的环氧树脂、胺三嗪(BT)等。虽然对于本技术而言不是关键的，但该芯可以具有40微米(μm)到200μm之间的厚度。在替换实施例中，该芯可以是陶瓷或者有机的。基板210可以包括位于基板210的凹形212的底表面上的至少一个键合垫214。基板210还可以包括位于基板210的上表面的至少一个上接触垫216，其在基板210的除凹形212以外的区域中，例如靠近基板210的左边缘，如图2所示。半导体装置210可以用作BGA(球栅阵列)封装体从而可以被永久地固定到主机内的印刷电路板。在这样的实施例中，基板210包括了位于基板210的下表面上的至少一个下接触垫218，且焊料球220可以形成于基板210的下表面的下接触垫218上，从而可以被焊接到主机的印刷电路板上。可替换地，半导体装置200可以被用作LGA(焊盘栅格阵列)封装体，从而被用作主机装置内的可移除存储器。在这样的实施例中，接触指(未示出)可以形成于基板210的下表面上，从而在半导体装置200插入到主机装置时与主机装置中的管脚匹配。基板210还可以包括位于绝缘树脂芯内部的线路网络(未示出)以连接形成于两侧的导电图案。所显示的键合垫214、接触垫216、218以及焊料球220(在图中仅标注了其中一个)仅仅为示例，而其结构、数量、位置以及排布可以在其他实施例中变化。
凹形212可以为在例如图2的纸面内外方向上延伸穿过基板210的整个上表面的沟道。或者，凹形212可以形成为腔体形状，其在基板212的上表面上开口。基板210还可以包括设置于基板210的上表面的多个凹形212。基板210的其他实施例将参考图5A-6B更详细地描述。
半导体装置200还包括至少一个第一半导体裸芯230，其经由贴附在第一半导体裸芯230下表面上的第一裸芯贴附膜(DAF)232设置于相应的凹形212的底表面上。第一半导体裸芯230可以为控制裸芯，比如ASIC，且包括至少一个第一键合垫234。半导体装置200可包括在凹形212的底表面上并列设置的多个第一半导体裸芯230，例如多个控制器、或者控制器裸芯和电连接到控制器裸芯的插入器。如图2所示，第一半导体裸芯230设置为第一键合垫234面向上，即面背离位于凹形212的底表面的键合垫214。在该情形，第一键合垫234经由第一引线键合238电连接到对应的键合垫214。第一引线键合238可以形成为对于本领域的技术人员公知的任何引线键合结构。例如，第一引线键合238包括一段金线，其两端分别固定在第一半导体裸芯230的第一键合垫234和凹形212的底表面的键合垫214上。若需要，被动元件(未显示)比如电容器、电阻器和/或电感器也可以形成于凹形212的底表面上。
半导体装置200还包括第一模塑料240，封装在凹形212中的第一半导体裸芯230、引线键合238和可选的被动元件。第一模塑料240可基本填充凹形212。第一半导体裸芯230和第一DAF232的总厚度小于凹形212的深度，从而在第一半导体裸芯230的上表面和基板210的上表面之间有第一模塑料240的足够的帽空间，使得第一模塑料240在凹形212的整个开口上具有平面上表面。例如，在控制器裸芯230具有约25-50μm的厚度，第一DAF232具有约5μm的厚度的情况下，凹形的深度可以设置为约100μm左右，从而保证在凹形中填充的第一模塑料的好的表面平整度。第一模塑料240可以具有平面上表面，其与基板210的上表面共平面，如图2所示。或者，由于形成第一模塑料240所需的帽空间的存在，第一模塑料240的平面上表面可以略低于基板210的上表面，从而具有阶差，其将参考图10更详细地在后描述。
半导体装置200还包括至少一个第二半导体裸芯250，其经由贴附到相应第二半导体裸芯252的下表面上的第二DAF252设置于第一模塑料240的上表面上。第二半导体裸芯250可以为存储器裸芯，比如闪存存储器裸芯。如图2所示，第二半导体裸芯250可以直接且完全设置于第一模塑料240的上表面上，其足印落在基板210的上表面的凹陷212的开口内。在该情形，第二半导体裸芯250完全支撑于第一模塑料240的表面上，由此改善了半导体装置200的稳定性和整体性。第二DAF252为具有例如约50μm的厚度的典型的DAF。请注意，配置为贴附第一半导体裸芯230的第一DAF232的厚度小于第二DAF252的厚度，从而提供更多的帽空间，使得凹形212内的第一模塑料240具有平面上表面。
例如，半导体装置200可包括以各种结构上下叠置的多个第二半导体裸芯250。如图2所示，第二半导体裸芯250以偏移的结构叠置。或者，第二半导体裸芯250还可以垂直的结构叠置。所示的第二半导体裸芯250(在图中仅标注了其中之一)仅为示例，且其数量和结构可以在其他实施例中变化。每个第二半导体裸芯250可包括至少一个第二键合垫254，例如设置靠近第二半导体裸芯250的左边缘，接近基板210的上接触垫216，从而第二引线键合258可以形成为将第二半导体裸芯250的第二引线键合垫254电连接到基板210的上接触垫216，或者电连接相邻的第二半导体裸芯250的相应的第二键合垫254。第二引线键合258可以形成为对于本领域的技术人员公知的任何引线键合结构。例如，第二引线键合258包括一段金线，其两端分别固定在第二半导体裸芯250的第二键合垫254和上键合垫216之间或者在相邻的第二半导体裸芯250的相应的第二键合垫254之间。
半导体装置200还可包括第二模塑料260，其包封基板210上的第二半导体裸芯250和引线键合258，为了保护的目的。
在上述的实施例中，基板210中的凹形212允许第一半导体裸芯230(比如控制器裸芯)嵌入且在基板210的上表面下电连接，而且提供了用于安装第二半导体裸芯250(比如存储器裸芯)的平面支撑表面。因此，与在最顶部存储器裸芯上设置控制器裸芯的常规的半导体装置100A和100B相比，半导体装置200可具有减小的总厚度或者包括更多的半导体裸芯。另外，控制器裸芯230设置更靠近基板，由此缩短了从控制器裸芯到基板的引线键合，且增加了半导体装置的操作速度。
图3是根据本技术的另一实施例的半导体装置300的示意侧视图。如图3所示，与半导体装置200相比，半导体装置300中的第一半导体裸芯330设置为第一键合垫334面向下，且与位于凹形312的底表面的相应的键合垫314相对。在该情形，第一半导体裸芯330的第一键合垫334和位于凹形312的底表面的相应的键合垫314经由布置在其之间的焊料材料或者导电粘接剂338电连接，由此避免了形成引线键合的需要。半导体装置300的其他方面与图2所示的半导体装置200基本相同，且将不在此赘述。
图4是根据本技术的又一实施例的半导体装置400的示意侧视图。如图4所示，与半导体装置200相比，半导体装置400中的底部第二半导体裸芯450在基板410的上表面上的足印大于凹形412的开口尺寸。在情况下，底部第二半导体裸芯450支撑在第一模塑料440的表面和基板410的上表面上。若第一模塑料410的表面低于基板410的上表面，则可具有阶差。另外，由于在形成第一模塑料440中使用的上模具，第一模塑料440可具有在第一模塑料440的上表面的位于凹形412周边的凹槽442。例如，在凹形412为在图4的纸面的内外方向上穿过基板410的整个表面的沟槽的情况下，凹槽442为位于该沟槽的相对边缘的两个线形凹槽。在上述的两种情形，需要为底部的第二半导体裸芯450使用更厚的第二DAF452，从而容忍底部第二半导体裸芯450下方的该阶差以及形成于凹形412的周边的凹槽442，由此为第二半导体裸芯450提供了相对平的支撑表面，从而改善了半导体装置400的稳定性和整体性。半导体装置400的其他方面与图2所示的半导体装置200基本相同，且将不在此赘述。
现将参考图5A到图6B进一步描述本技术的基板的实施例。
图5A和5B是根据本技术的一实施例的基板510的示意立体图和示意俯视图。如图5A和5B所示，基板50具有穿过基板510的整个上表面的沟道形式的凹形512。凹形512的这样的沟槽形状允许模制工艺的侧闸工艺。该侧闸工艺适于包括了多个基板的基板带的批量制造，由此增加了制造的产率和效率。侧闸工艺将参考图10B和10C在后更详细地描述。因为基板510的厚度在凹形512中小，所以基板510在凹形510中的机械强度弱。因此基板510需要在凹形512中具有足够的厚度，例如具有大于90μm的厚度，从而避免在基板510的随后的处理过程中的翘曲等缺陷。而且如参考图2所述的，考虑到裸芯的尺寸以及凹形512内的第一模塑料的帽空间，凹形512的深度优选为约100μm左右，由此基板510的整体厚度可以设计为大于200μm，例如为210μm、240μm或者300μm。在该情形，基板510的总体厚度和凹形512的深度的比例可以设计为大于2。
基板510包括了位于基板510的凹形512的底部表面上的至少一个键合垫514。如图5A和5B所示，键合垫514在基板510的底部表面上排列为沿凹形510的相对边缘的两列，凹形512的中心区域在键合垫514的两列之间，该中心区域保留为设置半导体裸芯，比如控制器裸芯。在键合垫514和凹形512的边缘之间有足够的间隔，以允许在随后的引线键合工艺中更容易接近键合垫514。这样，键合垫514和设置于凹形512内的半导体裸芯之间形成的引线键合还可嵌入且包封到凹形512内，从而为基板510上方堆叠的半导体裸芯提供了平面安装表面。所示的键合垫514和接触垫516(在图中仅示出了其中一个)仅为示例，且其数量、位置和排列可以在其他实施例中变化。
图5A和图5B中所示的台阶基板可以例如通过层叠的工艺制作。在一实施例中，首先可以交替堆叠绝缘层间层和金属图案层，从而形成台阶基板510的底部。然后，可以在台阶基板510的底部的上表面上构图键合垫513。然后，基板510的上部可以被层压到底部上，随后进行制作接触垫516的构图可工艺。
图6A和6B是根据本技术的另一实施例的基板的示意立体图和示意俯视图。基板610与基板510基本相同，除了凹形612的形状之外。凹形612具有腔体的形状，在基板610的上表面上具有开口。该开口例如可以具有方形的轮廓，如图6A所示。本技术不限于此，且腔体的开口可具有几何形状，比如矩形、圆形、椭圆等。凹形612的腔体形状适于顶闸模制工艺，其将参考图10A更详细地描述。图6A和6B所示的台阶基板也可以采用图5A和5B所示的台阶基板相似的方法制作。
上述的基板可以采用包括多个基板的基板带来批量处理，从而实现放大的经济效益。例如，图7A和7B分别是根据本技术的一实施例的基板带700的示意平面图和示意侧视图。基板700包括多个基板710，每个基板710包括凹形712。基板710可具有参考图5A和图5B描述的基板510的相同的结构，且基板710的其他细节为了清楚起见而没有显示，且不将在此进一步描述。如图7A所示，基板带700包括两组基板710，每组基板710具有40个基板，其排列为5行和8列的矩阵。在相同列中的基板710的凹形712形成了穿过整个基板带710的直线沟槽，在相应的模制工艺过程中提供了填充在其中的模塑料的共同的流道，由此基板带710可以在模制工艺中容易地批量处理。所示的基板710(在图中仅标注了其中一个)仅为示例，且基板带700的各个基板710的结构、数量和排列可在其他实施例中变化。例如，基板710可具有与基板610相同的结构，该基板610具有参考图6A和6B描述的腔体的凹形。且基板带700可具有基板710的不同的行和列的数量。
现将参看图8到图10C描述根据本技术的实施例的半导体装置的制作方法。图8是根据本技术的一实施例的半导体装置的制造方法的流程图。图9A到9H是根据本技术的一实施例的半导体装置的制造方法的示意侧视图。
如图8所示，半导体装置的制作方法包括制备具有凹形的基板的步骤810。如图9A所示，基板910具有在基板910的上表面的凹形912，且至少一个键合垫914位于凹形912的底表面上。凹形912可以为穿过基板910的整个表面的沟槽，如图5A和5B所示；或者为腔体，如图6A和6B所示。接着，在步骤820中，具有第一键合垫934的第一半导体裸芯930设置于凹形912内。例如，第一半导体裸芯930可以经由第一DAF932放置在凹形912的底表面上，第一键合垫934面向上，如图9B所示。接着，在步骤830中，可以进行第一引线键合工艺来电连接基板910的键合垫914和第一半导体裸芯930的第一键合垫934，如图9C所示。第一键合工艺可以使用任何本领域的技术人公知的引线键合技术，且不再赘述。在第一半导体裸芯930设置为使得第一键合垫934面向下且面对位于凹形912的底表面的键合垫914的情况下，步骤830还可以被省略，且第一键合垫934与键合垫914经由焊料或者导电胶电连接，如图3的实施例所示。接着在步骤840中，可进行第一模制工艺来用第一模塑料940将第一半导体裸芯930包封在凹形912内，如图9D所示。
在凹形912为在基板912的上表面上具有开口的腔体的情况下，第一模制工艺为顶闸工艺。在这样的工艺中，首先，颗粒形式的第一模塑料940从基板910的上部被分别送入相应的凹形912中，如图10A的箭头所示。计算好并控制单独腔体912中的第一模塑料940的量，从而保证了在包封的第一半导体裸芯930的正上方的第一模塑料940具有足够的帽空间，使得可以形成第一模塑料940的平的上表面，且保持该第一模塑料940的平的上表面与基板910的上表面共平面。然后，如图10A所示，上模具1070被压抵第一模塑料1040的上表面，同时第一模塑料1040在升高的温度下(例如约175℃)经历了例如约90秒的固化工艺。需要注意的是，上模具1070具有位于周边的凸缘1072，从而防止在凹形1012内的第一模塑料1040溢流到基板1010的表面上。相应地，在第一模塑料的上表面上在凹形的周边形成了凹槽，如图9D的参考标号942所示。
在凹形912为穿过基板912的整个上表面延伸的凹槽的情况下，第一模制工艺为侧闸工艺。在这样的工艺中，首先，颗粒形式的第一模塑料940被从基板910的侧部送入沟槽中，即从沟槽的一端或者两端送入凹槽中，如图10B的箭头所示。然后，如图10B所示，模具闸1080被压抵沟槽1012的两端且上模具(为显示)压抵第一模塑料1040的上表面，同时第一模塑料1040在升高的温度下(例如约175℃)经历了例如约90秒的固化工艺。
这样的侧闸工艺适于如图7A和7B所示的包括多个基板的基板带的批量制作工艺。如图10C所示，每列基板1010中的凹形1012形成了基本直线的凹槽，由此当模塑料1040从存储腔1090被送入凹槽1012时，为第一模塑料1040提供了共同的流道。这样，模塑料可以容易地流入凹槽中，而不需控制单独的凹形中的第一模塑料的量，由此改善了模制工艺的鲁棒性和可靠性。
由于凹形的有限深度，如果第一模塑料在固化之前具有典型的颗粒尺寸(例如约55μm)的话，则第一模塑料的颗粒自由地流入凹形中可能有困难。在这种情况下，第一模塑料的颗粒尺寸(例如约30μm)小于模塑料的典型颗粒尺寸。
在第一模塑工艺之后，基板910从模具中脱模。接着，在步骤850中，至少一个第二半导体裸芯950被设置在基板910上。例如，如图9E所示，两个半导体裸芯950堆叠在第一模塑料940的上表面上。接着，在步骤860中，进行第二引线键合工艺来经由引线键合958电连接第二半导体裸芯950到基板910，如图9F所示。第二键合工艺可以使用任何本领域的技术人公知的引线键合技术，且不再赘述。接着，在步骤870中，进行第二模制工艺来包封第二半导体裸芯950和引线键合958。请注意，在第二半导体裸芯950的足印小于凹形912的开口尺寸的情况下，在第一模制工艺中形成的凹形912的周边暴露的凹槽942可以在第二模制工艺中被填充、如图9G所示。第二模制工艺可以使用任何本领域的技术人公知的模制技术，且不再赘述。在该情形，第二模塑料可以具有典型的颗粒尺寸，即大于第一模塑料的颗粒尺寸。可选的在步骤880中，在半导体装置900为BGA封装体的情况下，焊料球920可以形成于基板910的下接触垫918上。
根据本技术，较小的控制器裸芯在基板的上表面下电连接并在第一模制工艺中被包封在基板的上表面下，由此为安装比如存储器裸芯的第二半导体裸芯提供了平的支撑表面，第二半导体裸芯在第二模制工艺中被包封。这样，半导体装置可具有减小的总厚度或者包括更多的存储器裸芯。另外，控制器裸芯被放置得更靠近基板，由此缩短了控制器裸芯到基板的引线键合并增加了半导体装置的操作速度。
本发明的前述详细描述是为了例示和描述的目的。不旨在穷举或限制本发明到所公开的精确的形式。在上述教导下，许多修改和变化是可能的。选择所描述的实施例以便最佳地说明本技术的原理和其实际的应用，从而使得本领域技术人员能够在各种实施例中且通过适合于所构思的具体用途的各种修改地最佳地使用本技术。本发明的范围旨在由所附权利要求所限定。

Claims (27)

1.一种半导体装置，包括：
基板，在该基板的第一表面中具有凹形；
至少一第一半导体裸芯，设置于该基板的凹形的表面上；
第一模塑料，包封该至少一个第一半导体裸芯，第一模塑料具有与该基板的第一表面基本共平面的表面；和
至少一第二半导体裸芯，设置于该第一模塑料的表面上。
2.如权利要求1所述的半导体装置，其中该凹形为穿过该基板的整个第一表面的沟槽。
3.如权利要求1所述的半导体装置，其中该凹形为在该基板的第一表面上具有开口的腔体。
4.如权利要求1所述的半导体装置，其中该基板还包括设置在该凹形的表面的至少一键合垫。
5.如权利要求4所述的半导体装置，其中该第一半导体裸芯包括第一键合垫，其与设置在该凹形的表面的至少一键合垫电连接。
6.如权利要求5所述的半导体装置，其中该第一半导体裸芯设置为使得该第一键合垫面背离位于该凹形的表面的该键合垫，且该第一半导体裸芯的第一键合垫和位于该凹形的表面的键合垫经由第一引线键合体电连接。
7.如权利要求5所述的半导体装置，其中该第一半导体裸芯设置为该第一键合垫面向该凹形的表面的键合垫，且该第一半导体裸芯的第一键合垫和位于该凹形的表面的键合垫经由焊料或导电胶电连接。
8.如权利要求1所述的半导体装置，其中该至少一个第二半导体裸芯全部设置于该第一模塑料的表面上。
9.如权利要求1-8的任一所述的半导体装置，其中该基板还包括位于该基板的第一表面上在与该凹形不同的区域中的第一接触垫；
该至少一第二半导体裸芯的每个均包括第二键合垫；以及
该基板的该第一接触垫经由第二引线键合体电连接到该第二半导体裸芯的第二键合垫。
10.如权利要求1-8的任一所述的半导体装置，还包括第二模塑料，包封在该基板上的至少一第二半导体裸芯。
11.如权利要求1-8的任一所述的半导体装置，还包括位于该基板的与该第一表面相反的第二表面的第二接触垫和设置于该第二接触垫上的焊球。
12.如权利要求1-8的任一所述的半导体装置，还包括贴附于该第一半导体裸芯的表面上的第一裸芯贴附膜和贴附于该第二半导体裸芯的表面上的第二裸芯贴附膜，其中该第一裸芯贴附膜的厚度小于该第二裸芯贴附膜的厚度。
13.如权利要求1-8的任一所述的半导体装置，其中该至少一第一半导体裸芯包括控制器裸芯，且该至少一第二半导体裸芯的包括存储器裸芯。
14.一种基板，包括：
凹形，形成于该基板的第一表面中；以及
至少一键合垫，位于该凹形的表面，且设计为与引线键合体连接。
15.如权利要求14所述的基板，其中该凹形为穿过该基板的整个第一表面的沟槽。
16.如权利要求14所述的基板，其中该凹形为在该基板的第一表面上具有开口的腔体。
17.如权利要求14所述的基板，还包括位于该基板的第一表面上在与该凹形不同的区域中的第一接触垫，其中该第一接触垫设计为与引线键合体连接。
18.如权利要求14所述的基板，还包括位于该基板的与该基板的第一表面相反的第二表面的第二接触垫，其中该第二接触垫设计为承载焊球。
19.一种基板带，包括矩阵排布的多个基板，该多个基板具有第一数量的行和第二数量的列，每个基板包括：
凹形，形成于该基板的表面中；以及
至少一键合垫，位于该凹形的表面，且设计为与引线键合体连接。
20.如权利要求19所述的基板带，其中同一列中的基板的凹形形成穿过整个基板带的直线沟槽。
21.一种半导体装置的制作方法，包括：
制备基板，在该基板的表面中具有凹形；
将至少一第一半导体裸芯设置于该基板的凹形的表面上；
进行第一模制工艺，用第一模塑料包封该至少一个第一半导体裸芯，该第一模塑料具有与该基板的表面基本共平面的表面；和
将至少一第二半导体裸芯设置于该第一模塑料的表面上。
22.如权利要求21所述的方法，其中该凹形为穿过该基板的整个表面的沟槽，且该第一模制工艺为侧闸工艺，在该侧闸工艺中该第一模塑料从该沟槽的至少一端送入该沟槽。
23.如权利要求21所述的方法，其中该凹形是在该基板的表面上具有开口的腔体，且该第一模制工艺为顶闸工艺，在该顶闸工艺中该第一模塑料从该基板的顶部送入该腔体内。
24.如权利要求21所述的方法，还包括进行第二模制工艺，用第二模塑料在该基板的表面上包封该至少一第二半导体裸芯。
25.如权利要求24所述的方法，其中该第一模塑料的颗粒尺寸小于第二模塑料的颗粒尺寸。
26.如权利要求21所述的方法，还包括在第一模制工艺之前的第一引线键合工艺，将该至少一半导体裸芯的第一键合垫电连接到该基板的凹形的表面的键合垫。
27.如权利要求24所述的方法，还包括在第二模制工艺之前的第二引线键合工艺，将该至少二半导体裸芯的第二键合垫电连接到位于该基板的表面的接触垫。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2613047Y (zh) * 2003-03-11 2004-04-21 胜开科技股份有限公司 积体电路堆叠封装组件
US20080088002A1 (en) * 2004-02-26 2008-04-17 Advanced Semiconductor Engineering, Inc. Chip package structure
KR101406850B1 (ko) * 2012-12-28 2014-06-13 한국광기술원 발광 소자 패키지 장치 및 발광 소자 패키지 장치의 제작 방법
CN104103605A (zh) * 2013-04-01 2014-10-15 矽品精密工业股份有限公司 半导体封装件及其制法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2613047Y (zh) * 2003-03-11 2004-04-21 胜开科技股份有限公司 积体电路堆叠封装组件
US20080088002A1 (en) * 2004-02-26 2008-04-17 Advanced Semiconductor Engineering, Inc. Chip package structure
KR101406850B1 (ko) * 2012-12-28 2014-06-13 한국광기술원 발광 소자 패키지 장치 및 발광 소자 패키지 장치의 제작 방법
CN104103605A (zh) * 2013-04-01 2014-10-15 矽品精密工业股份有限公司 半导体封装件及其制法

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