CN105814673A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置，包含开关器件，该开关器件具备：由半绝缘性材料或半导体构成的衬底(1)、在衬底上形成的由以3族元素的氮化物为主成分的化合物半导体构成的沟道形成层(2，3)、在沟道形成层上隔着栅极绝缘膜(5)而形成有栅极电极(6)的栅极构造、在沟道形成层上夹着栅极构造而配置在栅极构造的两侧的源极电极(7)以及漏极电极(8)。沟道形成层中，将形成开关器件的区域作为元件区域，将元件区域的周围作为元件分离区域，由绝缘材料构成的崩塌抑制层(9)在元件区域中被形成在沟道形成层上，由与崩塌抑制层不同的绝缘材料构成的漏电抑制层(10)在元件分离区域中被形成在沟道形成层上。

Description

半导体装置及其制造方法
关联申请的相互参照
本申请基于2013年12月6日申请的日本专利申请第2013－253365号，在此援引其记载内容。
技术领域
本发明涉及包含开关器件的半导体装置及其制造方法，该开关元件采用以Ga(镓)、Al(铝)、In(铟)等3族元素的氮化物为主成分的化合物半导体。例如，本发明作为开关器件而适于应用于GaN－HEMT(Highelectronmobilitytransistor：高电子迁移率晶体管)器件之一的具有横型HEMT的半导体装置。
背景技术
以往，在专利文献1中，公开了在采用3族元素的氮化物半导体层进行多个元件形成的构造中使得各元件间的绝缘分离构造的形成容易地进行的方法。具体而言，向3族元素的氮化物半导体层中的元件区域的周围(以下称为元件分离区域)进行离子注入而形成改质区域，使得在氧化处理时改质区域中的氧化反应得以促进。由此，在元件分离区域容易形成绝缘氧化膜，能够容易地进行各元件间的绝缘分离构造的形成。但是，根据这样的方法，虽然在元件分离区域中容易形成绝缘氧化膜，但在元件区域也会由于热氧化而局部地形成绝缘氧化膜，使表面的凹凸增大。因此，当在元件区域形成了开关器件时，存在迁移率下降而器件性能下降的问题。
此外，在衬底上隔着缓冲层形成GaN层及AlGaN层并利用它们进行多个元件形成的构造中，还有在各元件之间具备从AlGaN层的表面到达衬底或到达衬底附近的沟槽分离构造的构造。但是，必须通过刻蚀将沟槽较深地形成，导致制造工序的时间长，制造成本变高。此外，刻蚀时使用的掩模材料也需要厚膜抗蚀剂或金属掩模以挖掘较深的沟槽，半导体装置的高集成化变难。
因此，通过沉积来形成配置于元件分离区域的绝缘膜。例如，在通过沉积形成绝缘膜的情况下，通过如下那样的工序制造半导体装置。
首先，在GaN层之上形成AlGaN层，使作为元件区域的周围的元件分离区域比元件区域更凹陷而做成台面(mesa)构造。接着，在元件区域以及元件分离区域的表面上沉积硅氧化膜作为绝缘膜。并且，利用所希望的掩模在栅极电极的形成预定位置使硅氧化膜开口而形成到达AlGaN层的凹部，在该凹部内隔着栅极绝缘膜配置栅极电极。进而，利用所希望的掩模，在源极电极及漏极电极的形成预定位置、即夹着栅极电极而在栅极电极的两侧，使硅氧化膜开口而形成到达AlGaN层的凹部，在各凹部内配置源极电极或漏极电极。由此，完成将配置于元件分离区域的绝缘膜通过沉积形成的构造的半导体装置。此外，作为在元件区域以及元件分离区域的表面上形成的绝缘膜，还能够取代硅氧化膜而形成硅氮化膜。
现有技术文献
专利文献
专利文献1：特开2006－66480号公报
发明内容
如上述那样，通过将配置在元件区域以及元件分离区域的表面上的绝缘膜通过沉积形成，能够消除由于热氧化而发生的问题、即通过直至元件区域为止局部地形成绝缘氧化膜而使表面的凹凸增大的问题。
但是，在将绝缘膜做成硅氧化膜的情况下，确认到虽然对于元件间的防漏电有效果但对于电流崩塌不能得到充分的效果。此外，在将绝缘膜做成硅氮化膜的情况下，确认到虽然对于电流崩塌有效果但对于元件间的防漏电不能得到充分的效果。
另外，所谓电流崩塌，是指通过伴随着开关器件的开关动作的电阻增大效应、漏极电流量的恢复花费时间且漏极电流大幅减少的现象。
本发明的目的在于，提供一种具有实现元件间的防漏电并且对于电流崩塌现象也能得到效果的构造的半导体装置及其制造方法。
本发明中，特征在于，包含开关器件，该开关器件具备由半绝缘性材料或半导体构成的衬底、形成在衬底上的由以3族元素的氮化物为主成分的化合物半导体构成的沟道形成层、在沟道形成层上隔着栅极绝缘膜而形成有栅极电极的栅极构造、在沟道形成层上夹着栅极构造而配置在栅极构造的两侧的源极电极以及漏极电极。在沟道形成层中，将形成有开关器件的区域作为元件区域，将该元件区域的周围作为元件分离区域，并具有在元件区域中形成在沟道形成层上的由绝缘材料构成的崩塌抑制层、和在元件分离区域形成在沟道形成层上的由与崩塌抑制层不同的绝缘材料形成的漏电抑制层。
这样，具备由相互不同的材质构成的崩塌抑制层和漏电抑制层双方。因此，能够实现具有实现元件间的防漏电并且对电流崩塌现象也能得到效果的构造的半导体装置。
附图说明
关于本发明的上述目的及其他目的、特征、优点，参照附图并通过以下的详细描述而变得更为明确。
图1是本发明的第1实施方式的具有横型的HEMT的半导体装置的截面图。
图2是表示图1所示的半导体装置的制造工序的截面图。
图3是本发明的第2实施方式的具有横型的HEMT的半导体装置的截面图。
图4是表示图3所示的半导体装置的制造工序的截面图。
图5是本发明的第3实施方式的具有横型的HEMT的半导体装置的截面图。
图6是表示图5所示的半导体装置的制造工序的截面图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于彼此相同或均等的部分，附加相同符号进行说明。
(第1实施方式)
对本发明的第1实施方式进行说明。如图1所示，本实施方式的半导体装置，作为采用以3族元素的氮化物为主成分的化合物半导体的开关器件，具备横型的HEMT。该HEMT如以下那样构成。
横型HEMT中，作为化合物半导体衬底而使用并形成有在衬底1的表面层叠有GaN层2及n型的AlGaN层3的构造。在该化合物半导体衬底中的AlGaN/GaN界面的GaN层侧，通过压电效应以及极化效应感应出二维电子气(以下记作2DEG)载流子，从而横型HEMT动作。
衬底1由Si(111)或SiC及蓝宝石等半绝缘性材料或半导体材料构成，在其之上例如通过异质外延生长而形成有GaN层2和AlGaN层3。衬底1的电阻率值按照作为目标的器件的特性而通过衬底1内的杂质浓度来任意调整即可。此外，虽未图示，但在GaN层2与衬底1之间夹有AlGaN－GaN超晶格层等、使GaN层2的结晶性良好也是有效的。这里的结晶性是GaN层2中的缺陷、位错等，对电特性及光特性带来影响。
将衬底1中的进行器件形成的部分作为元件区域，在位于该元件区域的周围的元件分离区域，通过形成凹部4而构成有台面构造。凹部4被设为从AlGaN层3的表面到达GaN层2的深度，凹部4的侧壁面相对于衬底表面倾斜。例如，将AlGaN层3以20nm左右的厚度形成，而将凹部4设为其以上的深度。
此外，在AlGaN层3的表面形成有槽部3a、3b。在AlGaN层3的表面中的两槽部3a、3b之间，具备由栅极绝缘膜5以及在其上形成的栅极电极6构成的栅极构造。栅极绝缘膜5由氧化膜等构成，栅极电极6由掺杂有杂质的Poly－Si或金属材料等构成。但是，栅极电极6以及栅极绝缘膜5的材料可以鉴于作为目标的器件的阈值电压及栅极耐压、长期可靠性等而选择最适合的材料及其构造。例如，作为栅极绝缘膜5，除了Si氧化膜之外，采用Si氮化膜或SiON、Al2O3或La2O3等高介电常数材料也是有效的，也可以是它们的混合膜、层叠膜。在将栅极绝缘膜5做成高介电常数膜的情况下，为了抑制多晶化，也可以利用高温热处理、等离子工艺将氮或Si等进行掺杂。
另一方面，在AlGaN层3的表面中的配置槽部3a的部位，以进入到槽部3a内的方式形成有源极电极7，在配置有槽部3b的部位，以进入到槽部3b内的方式形成有漏极电极8。这些源极电极7及漏极电极7例如由Al等电极材料构成，分别与槽部3a、3b的表面欧姆接触。
并且，在元件区域，以将AlGaN层2的表面中的栅极构造、源极电极7以及漏极电极8以外的部分覆盖的方式，例如以50nm的厚度形成有崩塌抑制层9。该崩塌抑制层9是用于抑制电流崩塌的保护膜，由包含氮或Al的绝缘材料、例如硅氮化膜或硅氧化氮化膜、氧化铝(Al2O3)或硅酸铝(AlSiO)等构成。通过具备利用这样的绝缘材料的崩塌抑制层9，能够抑制伴随着形成于元件区域的开关器件的开关动作的电阻增大，实现漏极电流量的恢复时间的缩小，从而能够抑制漏极电流的减少。崩塌抑制层9的厚度需要是能够形成连续膜的厚度以上。在膜不连续的情况下，在不连续区域会发生崩塌现象。典型地，需要为1nm以上，而通过ALD(atomiclayerdeposition：原子层沉积)法等能够控制性良好地进行膜厚控制的情况下，形成1层以上的崩塌抑制层9即能够达到所希望的效果。
进而，在崩塌抑制层9的表面以及凹部4内的GaN层2、AlGaN层3的露出部分的表面上，例如以100nm的厚度形成有漏电抑制层10。该漏电抑制层10是用于抑制元件间的漏电的保护膜，由与崩塌抑制层9不同的材质的绝缘材料例如硅氧化膜或以Ga的氧化物为主成分的材料等构成。特别是，关于漏电抑制层10，在由至少含有1％以上的氧的材料构成的情况下，能够使局限于GaN层表面的缺陷为O终端，经由其的漏电流能够有效抑制从而是优选的。通过具备采用这样的绝缘材料的漏电抑制层10，邻接的元件间的绝缘分离能可靠地进行，能够抑制元件间的漏电。漏电抑制层10的膜厚下限值与崩塌抑制层9同样，需要为1nm以上，在利用ALD法的情况下，形成有1层以上则能够实现所希望的效果。
通过这样的结构，构成本实施方式的横型的HEMT。这样构成的横型的HEMT通过对栅极电极6施加栅极电压而进行开关动作。具体而言，通过对栅极电极6施加栅极电压，在栅极电极6的下方的GaN层2和AlGaN层3的GaN层侧由2DEG构成的电子层(沟道)的密度被控制，源极－漏极间被施加电压。由此，横型的HEMT进行在源极－漏极间流过电流的动作。
并且，在本实施方式的半导体装置中，具备由相互不同的材质构成的崩塌抑制层9和漏电抑制层10这双方。因此，能够实现具有实现元件间的防漏电并且对于电流崩塌现象也能得到效果的构造的半导体装置。此外，通过形成崩塌抑制层9以及漏电抑制层10，能够降低器件的寄生电容，还能得到能够高速动作的效果。
以下，对于本实施方式的具有横型的HEMT的半导体装置的制造方法，参照图2进行说明。
〔图2(a)所示的工序〕
准备具有在由Si(111)、SiC以及蓝宝石等构成的衬底1的表面层叠有GaN层2及n型的AlGaN层3的构造的化合物半导体衬底。例如，在衬底1的表面，通过MOCVD(MetalOrganicChemicalVaporDeposition：有机金属气相成长)法、超高纯度高精度的MBE(MolecularBeamEpitaxy：分子束外延)法等，形成GaN层2以及AlGaN层3。
接着，在AlGaN层3的表面，通过LPCVD(LowPressureChemicalVaporDeposition：减压气相成长)法等，将例如由含有氮或Al的绝缘材料构成的崩塌抑制层9成膜。并且，在通过旋涂等将抗蚀剂膜20成膜之后，经光刻工序将抗蚀剂膜20图案化，仅将抗蚀剂膜20留在成为元件区域的部分。
〔图2(b)所示的工序〕
将抗蚀剂膜20作为掩模，从崩塌抑制层9的表面通过RIE(反应离子刻蚀)等进行刻蚀，通过形成将AlGaN层3贯通并到达GaN层2的深度的凹部4而构成台面构造。由此，在AlGaN层3以及GaN层2形成凹部4，并且在留在元件区域的AlGaN层3之上留下崩塌抑制层9。然后，将抗蚀剂膜20去除。
〔图2(c)所示的工序〕
在崩塌抑制层9的表面以及凹部4内的GaN层2和AlGaN层3的露出部分的表面上，通过LPCVD法等，将例如硅氧化膜或由以Ga的氧化物为主成分的材料等构成的漏电抑制层10成膜。
关于以后的工序由于与以往同样而不图示，例如进行以下的工序。在将抗蚀剂膜成膜在漏电抑制层10的表面之后，将其图案化而在栅极构造的形成预定区域以外的部分留下抗蚀剂膜。并且，以该抗蚀剂膜为掩模将漏电抑制膜10以及崩塌抑制膜9去除而使AlGaN层3露出。并且，在将抗蚀剂膜去除之后，以至少将AlGaN层3的露出的表面覆盖的方式形成栅极绝缘膜5，进而在栅极绝缘膜5之上形成栅极电极6。进而，在再次在漏电抑制层10、栅极构造之上将抗蚀剂膜成膜之后，将其图案化而在源极电极7以及漏极电极8的形成预定区域以外的部分留下抗蚀剂膜。以该抗蚀剂膜为掩模将漏电抑制膜10、崩塌抑制膜9去除并且将AlGaN层3的一部分去除从而形成槽部3a、3b。并且，在将抗蚀剂膜去除之后，在槽部3a、3b内形成源极电极7以及漏极电极8。这样，图1所示的半导体装置完成。
如以上说明的那样，在本实施方式中，具备由相互不同的材质构成的崩塌抑制层9和漏电抑制层10这双方。因此，能够实现具有实现元件间的防漏电并且对于电流崩塌现象也能得到效果的构造的半导体装置。
(第2实施方式)
对本发明的第2实施方式进行说明。本实施方式相对于第1实施方式将崩塌抑制层9的构造进行了变更，其他与第1实施方式相同，因此仅对与第1实施方式不同的部分进行说明。
如图3所示，本实施方式中，以将构成台面构造的凹部4的侧壁面覆盖的方式形成有崩塌抑制层9。即，将崩塌抑制层9中的形成在AlGaN层3之上的部分作为表面部9a，以将该表面部9a的侧面以及凹部4的侧壁面覆盖的方式具备侧边部9b。
这样，通过除了表面部9a之外还具备侧边部9b，在元件区域的边缘部即凹部4的侧壁面的位置也能够抑制电流崩塌。因此，除了能得到第1实施方式所示的效果以外，还能够更有效地抑制电流崩塌。
接着，参照图4，对本实施方式的具有横型HEMT的半导体装置的制造方法进行说明。
〔图4(a)所示的工序〕
首先，进行在第1实施方式中说明的图2(a)、(b)所示的工序。即，在衬底1之上，形成用于形成GaN层2、AlGaN层3以及崩塌抑制层9的表面部9a的表面形成膜30，并且，在元件分离区域中通过将表面形成膜30以及AlGaN层3和GaN层2的表面部去除而形成凹部4。
〔图4(b)所示的工序〕
在表面形成膜30的表面以及凹部4内的GaN层2和AlGaN层3的露出部分的表面上，形成用于构成崩塌抑制层9中的侧边部9b的侧边形成膜31。例如，通过LPCVD法等，形成例如由包含氮或Al的绝缘材料构成的侧边形成膜31。
〔图4(c)所示的工序〕
通过对侧边形成膜31进行各向异性刻蚀，以将表面部9a的侧面以及凹部4的侧壁面覆盖的方式形成侧边部9b。由此，构成崩塌抑制层9，通过崩塌抑制层9，成为元件区域的边缘部即凹部4的侧壁面的位置被覆盖的构造。侧边部9b以将在台面倾斜部分露出的AlGaN/GaN界面部分覆盖的方式形成即可。
〔图4(d)所示的工序〕
进行在第1实施方式中说明的图2(c)所示的工序。由此，在崩塌抑制层9的表面以及凹部4内的GaN层2和AlGaN层3的露出部分的表面上，将例如硅氧化膜或由以Ga的氧化物为主成分的材料等构成的漏电抑制层10成膜。
然后，通过在第1实施方式中说明的方法，形成栅极构造、源极电极7以及漏极电极8，从而能够制造图3所示的本实施方式的半导体装置。
(第3实施方式)
对本发明的第3实施方式进行说明。本实施方式相对于第2实施方式将漏电抑制层10的构造进行了变更，其他与第2实施方式相同，因此仅说明与第2实施方式不同的部分。
如图5所示，本实施方式中，也以将构成台面构造的凹部4的侧壁面覆盖的方式形成有崩塌抑制层9，但漏电抑制层10没有形成在崩塌抑制层9之上而仅形成在凹部4的底面部的表面上。即，做成漏电抑制层10仅形成于元件分离区域的构造。
这样，即使做成漏电抑制层10仅形成在元件分离区域的构造，也与第2实施方式同样，除了表面部9a以外还具备侧边部9b，因此在元件区域的边缘部即凹部4的侧壁面的位置也能够抑制电流崩塌。因此，与第2实施方式同样，除了能得到第1实施方式所示的效果以外，还能够更有效地抑制电流崩塌。
接着，参照图6，说明本实施方式的具有横型HEMT的半导体装置的制造方法。
首先，在图6(a)～(c)所示的工序中，进行与在第2实施方式中说明的图4(a)～(c)相同的工序，构成以将表面部9a的侧面以及凹部4的侧壁面覆盖的方式形成有侧边部9b的崩塌抑制层9。然后，作为图6(d)所示的工序，通过进行热氧化工序，在凹部4的底面将GaN层2露出的部分进行热氧化，形成由氧化镓(Ga2O2)构成的漏电抑制层10。本实施方式中，在漏电抑制层10的氧化工序时元件区域被崩塌抑制层9覆盖，因此不会产生伴随元件形成区域的氧化处理的表面粗糙。该情况下，崩塌抑制层9的膜厚需要为不通过漏电抑制层10的氧化工序将元件区域的AlGaN层3氧化的膜厚以上，典型地是50nm以上，可以鉴于氧化工序的工艺条件而调整。
这样构成的漏电抑制层10由以Ga的热氧化物为主成分的膜构成，因此与沉积膜相比能够降低界面的未结合主密度(unbondedmainconcentration)，能够得到能够有效抑制经由界面的漏电流成分的效果。此外，能够仅在元件分离区域形成漏电抑制层10，不需要以将台面构造的台阶覆盖的方式形成漏电抑制层10，因此能够使漏电抑制层10的膜厚较薄。因此，与漏电抑制层10变厚的情况相比能够改善散热效果，元件能够实现大电流动作。
(变形例)
本发明依照实施方式而进行了记载，但不限于该实施方式及构造。本发明还包含各种变形例和均等范围内的变形。此外，各种组合及形态、进而对其包含仅一个要素、其以上或其以下的其他组合及形态也包含在本发明的范畴及思想范围中。
例如，上述实施方式中，设为构成台面构造的凹部4的侧壁面相对于衬底表面倾斜的状态。这用于使之后形成的侧边形成膜31、漏电抑制层10在凹部4的侧壁面上也容易附着，凹部4的侧壁面相对于衬底表面垂直也可以。此外，也可以不必须做成台面构造。
此外，通过漏电抑制层10实现元件分离，但若在元件分离区域向GaN层2的表面辅助地将漏电阻止元素(例如F(氟)、Fe(铁)等)离子注入，则能够更有效地抑制漏电。
进而，上述各实施方式中，作为开关器件，举出了在衬底1上作为沟道形成膜而形成有GaN层2以及AlGaN层3的构造的例子。相对于此，也可以应用其他构造的开关器件。例如，还能够应用在衬底1之上形成GaN层2并以接触GaN层2的方式形成有栅极构造、源极电极7以及漏极电极8的构造的开关器件。此外，还能够应用设有使GaN层2等沟道形成层局部凹陷而成的凹陷部、在该凹陷部内配置栅极构造的开关器件。凹陷内部的AlGaN层3可以完全地刻蚀去除，也可以部分地残留，根据要形成的器件的动作阈值电压、沟道电阻的设计而适当地采用最适合的方式即可。

Claims (9)

1.一种半导体装置，其特征在于，
包含开关器件，该开关器件具备：
衬底(1)，由半绝缘性材料或半导体构成；
沟道形成层(2，3)，形成在上述衬底上，由以3族元素的氮化物为主成分的化合物半导体构成；
栅极构造，在上述沟道形成层上隔着栅极绝缘膜(5)而形成有栅极电极(6)；以及
源极电极(7)及漏极电极(8)，在上述沟道形成层上，夹着上述栅极构造而配置在上述栅极构造的两侧，
在上述沟道形成层中，将形成上述开关器件的区域作为元件区域，将该元件区域的周围作为元件分离区域，
该半导体装置具有：
崩塌抑制层(9)，在上述元件区域中由形成在上述沟道形成层上的绝缘材料构成；以及
漏电抑制层(10)，在上述元件分离区域中形成在上述沟道形成层上，由与上述崩塌抑制层不同的绝缘材料形成。
2.如权利要求1所述的半导体装置，其特征在于，
上述崩塌抑制层由包含氮或铝的绝缘材料构成，
上述漏电抑制层由至少含有1％的氧的绝缘材料构成。
3.如权利要求1或2所述的半导体装置，其特征在于，
通过在上述沟道形成层中的上述元件分离区域形成凹部(4)而形成台面构造，
上述漏电抑制层至少形成在上述凹部的底面上。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
在上述元件区域，形成依次层叠上述崩塌抑制层和上述漏电抑制层而得到的层叠构造，
在上述元件分离区域，形成仅形成有上述漏电抑制层的构造。
5.如权利要求3所述的半导体装置，其特征在于，
上述崩塌抑制层构成为，在上述元件区域中具有在上述沟道形成层的表面上形成的表面部(9a)和在构成上述台面构造的凹部的侧壁面形成的侧边部(9b)，
在上述元件区域，形成依次层叠上述崩塌抑制层和上述漏电抑制层而得到的层叠构造，
在上述元件分离区域，形成仅形成有上述漏电抑制层的构造。
6.如权利要求3所述的半导体装置，其特征在于，
上述崩塌抑制层构成为，在上述元件区域中具有在上述沟道形成层的表面上形成的表面部(9a)和在构成上述台面构造的凹部的侧壁面形成的侧边部(9b)，
在上述元件区域，形成仅形成有上述崩塌抑制层的构造，
在上述元件分离区域，形成仅形成有上述漏电抑制层的构造。
7.一种半导体装置的制造方法，是权利要求4所述的半导体装置的制造方法，其特征在于，包括以下工序：
在上述衬底上形成上述沟道形成层的工序；
在上述沟道形成层之上形成上述崩塌抑制层的工序；
在上述崩塌抑制层之上配置掩模(20)之后，利用该掩模，在上述元件分离区域中刻蚀上述崩塌抑制层以及上述沟道形成层，在上述沟道形成层形成凹部(4)并且在留在上述元件区域的上述沟道形成层之上留下上述崩塌抑制层的工序；以及
包含上述崩塌抑制层之上在内，在上述凹部内的上述沟道形成层之上，形成由与上述崩塌抑制层不同的绝缘材料构成的上述漏电抑制层的工序。
8.一种半导体装置的制造方法，是权利要求5所述的半导体装置的制造方法，其特征在于，包括以下工序：
在上述衬底上形成上述沟道形成层的工序；
在上述沟道形成层之上，形成用于形成上述崩塌抑制层中的上述表面部的表面形成膜(30)的工序；
在上述表面形成膜之上配置了掩模(20)后，利用该掩模，在上述元件分离区域中刻蚀上述表面形成膜以及上述沟道形成层，在上述沟道形成层形成凹部(4)并且在留在上述元件区域的上述沟道形成层之上留下上述表面部的工序；
包含上述表面部在内，在上述凹部内的上述沟道形成层之上，形成用于形成上述崩塌抑制层中的上述侧边部的侧边形成膜(31)的工序；
通过对上述侧边形成膜进行各向异性刻蚀，以将上述表面部以及上述凹部的侧壁面覆盖的方式形成上述侧边部的工序；以及
包含上述崩塌抑制层之上在内，在上述凹部内的上述沟道形成层之上，形成由与上述崩塌抑制层不同的绝缘材料构成的上述漏电抑制层的工序。
9.一种半导体装置的制造方法，是权利要求6所述的半导体装置的制造方法，其特征在于，包括以下工序：
在上述衬底上形成上述沟道形成层的工序；
在上述沟道形成层之上，形成用于形成上述崩塌抑制层中的上述表面部的表面形成膜(30)的工序；
在上述表面形成膜之上配置掩模(20)后，利用该掩模，在上述元件分离区域中对上述表面形成膜以及上述沟道形成层进行刻蚀，在上述沟道形成层形成凹部(4)并且在留在上述元件区域的上述沟道形成层之上留下上述表面部的工序；
包含上述表面部在内，在上述凹部内的上述沟道形成层之上，形成用于形成上述崩塌抑制层中的上述侧边部的侧边形成膜(31)的工序，
通过对上述侧边形成膜进行各向异性刻蚀，以将上述表面部以及上述凹部的侧壁面覆盖的方式形成上述侧边部的工序；以及
通过进行热氧化，在上述凹部内的上述沟道形成层的表面上，形成由与上述崩塌抑制层不同的绝缘材料构成的上述漏电抑制层的工序。
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