CN105789274A - 金属栅极结构及其制造方法 - Google Patents

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Abstract

本发明提供了半导体结构，该半导体结构包括具有表面的半导体层和位于半导体层的表面上方的限定金属栅极的层间电介质(ILD)。该金属栅极包括高k介电层、覆盖层和功函金属层。远离覆盖层的拐角的覆盖层侧壁的厚度基本上薄于覆盖层底部的中心周围的厚度。本发明提供了制造半导体结构的方法。该方法包括：形成金属栅极凹槽，形成高k介电层，形成第一覆盖层，在第一覆盖层上形成第二覆盖层，去除或减薄第一覆盖层侧壁，以及去除第二覆盖层。

Description

金属栅极结构及其制造方法
技术领域
本发明涉及半导体结构中的金属栅极。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。在IC演化的过程中，功能密度(即，每芯片面积的互连器件的数量)已普遍增大，而几何尺寸(即，使用制造工艺能够产生的最小部件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增大了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的类似的发展。随着晶体管的尺寸减小，必须减小栅极氧化物的厚度以在栅极长度减小的情况下保持性能。然而，为了减小栅极泄漏，使用高介电常数(高K)栅极绝缘层，这允许较大的物理厚度，同时保持有效电容，该有效电容与由在较大的技术节点中使用的典型的栅极氧化物提供的相同。
此外，随着技术节点缩小，在一些IC设计中，期望用金属栅(MG)电极来替代典型的多晶硅栅电极以在部件尺寸减小的情况下改进器件性能。一种形成MG电极的工艺称为“后栅极”工艺，其与称为“前栅极”的另一MG电极形成工艺相反。“后栅极”工艺允许减少包括在形成栅极之后必须实施的高温处理的后续工艺的数量。
因此，期望的是为在衬底上形成的每个NFET、PFET、N-FinFET和P-FinFET提供不同配置的金属栅极结构的方法和半导体器件。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种半导体结构，包括：半导体衬底，具有表面；层间电介质(ILD)，位于所述半导体衬底的表面上方并且限定凹槽；间隔件，内衬于所述凹槽的侧壁；高k介电层，内衬于所述凹槽的底部和所述间隔件的侧壁；覆盖层，位于所述高k介电层上，其中，所述覆盖层的底部和所述高k介电层的底部形成靠近所述凹槽的底部的界面；功函金属层，位于所述覆盖层上；其中，所述覆盖层的底部的中心周围的厚度为T1，在从所述界面测量的距离大于T1的4倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
在上述半导体结构中，其中，在从所述界面测量的距离大于T1的4倍至6倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
在上述半导体结构中，其中，所述覆盖层包括复合膜堆叠件。
在上述半导体结构中，其中，所述功函金属层包括复合膜堆叠件。
在上述半导体结构中，其中，所述半导体结构是N-MOSFET或P-MOSFET。
在上述半导体结构中，其中，所述覆盖层包括复合膜堆叠件；其中，所述覆盖层包括至少一个调整层，其中，所述调整层的底部和位于所述调整层下方的层的底部形成靠近所述凹槽的底部的调整界面；以及其中，所述调整层的底部的中心周围的厚度定义为T1'，在从所述调整界面测量的距离大于T1'的4倍处的调整层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1'。
根据本发明的另一方面，提供了一种FinFET中的半导体结构，包括：半导体衬底，具有表面；层间电介质(ILD)，位于所述半导体衬底的表面上方并且限定凹槽；间隔件，内衬于所述凹槽的侧壁；高k介电层，内衬于所述凹槽的底部和所述间隔件的侧壁；覆盖层，位于所述高k介电层上，其中，所述覆盖层的底部和所述高k介电层的底部形成靠近所述凹槽的底部的界面；以及功函金属层，位于所述覆盖层上；其中，所述覆盖层的底部的中心周围的厚度定义为T1，在从所述界面测量的距离大于T1的4倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
在上述半导体结构中，其中，在从所述界面测量的距离大于T1的4倍至6倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
在上述半导体结构中，其中，所述覆盖层包括复合膜堆叠件。
在上述半导体结构中，其中，所述功函金属层包括复合膜堆叠件。
在上述半导体结构中，其中，所述半导体结构是N-MOSFinFET或P-MOSFinFET。
在上述半导体结构中，其中，所述覆盖层包括复合膜堆叠件；其中，所述覆盖层包括至少一个调整层，其中，所述调整层的底部和位于所述调整层下方的层的底部形成靠近所述凹槽的底部的调整界面；并且其中，所述调整层的底部的中心周围的厚度定义为T1'，在从所述调整界面测量的距离大于T1'的4倍处的调整层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1'。
根据本发明的又一方面，提供了一种制造半导体结构的方法，包括：在层间电介质(ILD)中形成凹槽；形成内衬于所述凹槽的间隔件；形成内衬于所述凹槽的底部和所述间隔件的侧壁的高k介电层；在所述高k介电层上形成第一覆盖层，其中，所述第一覆盖层的底部的中心周围的厚度定义为T1；去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分；在所述第一覆盖层上形成功函金属层；以及用栅极填充金属填充所述凹槽。
在上述方法中，其中，去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分包括：在所述第一覆盖层上形成第二覆盖层，其中，所述第一覆盖层的侧壁部分上的所述第二覆盖层的厚度基本上薄于底部的所述第二覆盖层的厚度；去除所述第一覆盖层的侧壁部分；去除所述第二覆盖层。
在上述方法中，其中，去除所述第一覆盖层的侧壁部分包括在氮化物和氧化物之间实施选择性蚀刻操作。
在上述方法中，其中，所述方法还包括离子注入操作。
在上述方法中，其中，所述第二覆盖层包括氧化硅或氮化硅。
在上述方法中，其中，去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分包括：在所述第一覆盖层上形成第二覆盖层，其中，所述第一覆盖层的侧壁部分上的所述第二覆盖层的厚度基本上薄于底部的所述第二覆盖层的厚度；去除所述第一覆盖层的侧壁部分；去除所述第二覆盖层；其中，所述第一覆盖层包括复合膜堆叠件，所述复合膜堆叠件包括第一层和第二层；在形成所述第二覆盖层之前，形成接近所述高k介电层的所述第一覆盖层中的所述第一层；在去除所述第二覆盖层之后，形成接近所述功函金属层的所述第一覆盖层中的所述第二层。
在上述方法中，其中，去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分包括：在所述第一覆盖层上形成第二覆盖层，其中，所述第一覆盖层的侧壁部分上的所述第二覆盖层的厚度基本上薄于底部的所述第二覆盖层的厚度；去除所述第一覆盖层的侧壁部分；去除所述第二覆盖层；其中，所述第一覆盖层包括复合膜堆叠件，所述复合膜堆叠件包括第一层和第二层；在形成所述第二覆盖层之前，形成接近所述高k介电层的所述第一覆盖层中的所述第一层；在去除所述第二覆盖层之后，形成接近所述功函金属层的所述第一覆盖层中的所述第二层；其中，所述第一层或所述第二层是复合膜堆叠件。
在上述方法中，其中，去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分包括：在所述第一覆盖层上形成第二覆盖层，其中，所述第一覆盖层的侧壁部分上的所述第二覆盖层的厚度基本上薄于底部的所述第二覆盖层的厚度；去除所述第一覆盖层的侧壁部分；去除所述第二覆盖层；其中，所述第一覆盖层包括复合膜堆叠件，所述复合膜堆叠件包括第一层和第二层；在形成所述第二覆盖层之前，形成接近所述高k介电层的所述第一覆盖层中的所述第一层；在去除所述第二覆盖层之后，形成接近所述功函金属层的所述第一覆盖层中的所述第二层；其中，所述第一覆盖层包括至少一个调整层，其中，所述调整层的底部和位于所述调整层下方的层的底部形成靠近所述凹槽的底部的调整界面；以及其中，所述调整层的底部的中心周围的厚度定义为T1'，在从所述调整界面测量的距离大于T1'的4倍处的调整层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1'。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图；
图2是根据本发明的一些实施例的具有金属栅极的半导体结构的截面图；
图3是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图4至图7是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图8是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图9是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图10是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图11是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图12是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图13是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；
图14是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作；以及
图15是根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。
具体实施方式
在以下详细的描述中，阐述了许多具体细节以提供本发明的完全的理解。然而，本领域的技术人员将理解，本发明可以在没有这些具体细节的情况下实施。在其他情况下，未详细描述众所周知的方法、工序、部件和电路，以免使本发明难以理解。应该理解，以下公开内容提供了许多不同的实施例或实例以用于实现各个实施例的不同特征。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制。
下面详细地讨论了实施例的制造和使用。然而，应该理解，本发明提供了许多能在各种具体环境中体现的适用的发明构思。所讨论的具体实施例仅仅用于说明制造和使用本发明的具体方式，并不限制本发明的范围。
铝注入用于减小接近晶体管的沟道区的金属栅极(MG)结构的平带电压(VFB)和有效功函数。诸如铝的金属元素(鉴于其吸引N型晶体管的沟道区中的负载流子的能力)已被用作重要的载体，以调整N型晶体管的阈值电压，并因此降低阈值电压。在MG结构中，铝离子注入到N功函金属层内，这允许铝原子朝向下面的更接近N型晶体管的沟道区设置的覆盖层或介电层扩散。
如先前所讨论的，在沟道长度(即，金属栅极结构下面的源极区和漏极区之间的距离)足够长(例如，超过40nm)的条件下，铝原子减小N型晶体管的阈值电压。然而，随着沟道长度根据摩尔定律按比例缩小，弱角打开(WCTO，weakcornerturnon)效应成为阻止阈值电压降低的问题。因为N功函金属层与金属栅极的底角之间的距离基本上大于N功函金属层与金属栅极的中心底部的距离，所以与靠近金属栅极的中心底部的覆盖层或介电层相比，靠近金属栅极的底角的覆盖层或介电层接收更少的铝原子。因此，接近金属栅极的底角的阈值电压不能降低至与接近金属栅极的中心底部的阈值电压相同的程度。
WCTO效应在短沟道长度的金属栅极中尤其严重，因为底角部分在短沟道长度的金属栅极中比在长沟道长度的金属栅极中更明显。已表明，鉴于在N功函金属层中的相同的铝浓度，当沟道长度减小时，测得的阈值电压增大。当在相同的晶圆上一起制造具有混合沟道长度的金属栅极时，可以观察到WCTO效应。将相同的铝浓度注入或沉积到N功函金属层内，但是结果却显示，具有较长沟道长度的晶体管中的阈值电压较低，而具有较短沟道长度的晶体管中的阈值电压较高。
本发明的一些实施例提供了具有金属栅极的半导体结构。金属栅极中的N功函金属层内衬于设计的下面的覆盖层上，这在某种程度上允许更多的铝原子扩散至金属栅极的底角处，并因此解决由WCTO效应引起的问题。
本发明的一些实施例提供了一种用于制造具有金属栅极的半导体结构的方法，其中金属栅极具有N功函金属层，N功函金属层内衬在设计的下面的覆盖层上，在某种程度上允许更多的铝原子扩散至金属栅极的底角处。
图1示出了具有金属栅极103的半导体结构10的截面图。半导体结构10具有半导体层100，其中，限定并围绕金属栅极103的层间介电层(ILD)101设置在半导体层100上方。间隔件1037设置在ILD层101和金属栅极103之间。半导体层100具有靠近晶体管的沟道区的表面100A。金属栅极103、间隔件1037及ILD101设置在半导体层100的表面100A上方。在一些实施例中，此处所提及的半导体层100是块状半导体衬底，在其上形成多个层和器件结构。在一些实施例中，块状衬底包括硅或诸如GaAs、InP、Si/Ge或SiC的化合物半导体。在半导体层100上可以形成多个层，例如，介电层、掺杂层、多晶硅层或导电层。在半导体层100上可以形成多种器件，例如，晶体管、电阻器和/或电容器，其可以通过互连层互连至额外的集成电路。
在一些实施例中，半导体结构10可以是平面的或非平面的晶体管结构。例如，MOSFET或FinFET结构在半导体层100中具有多种部件。多种部件包括但不限于轻掺杂的源极/漏极区(N型和P型LDD)、源极/漏极(S/D)区、硅化物部件、接触蚀刻停止层(CESL)。应该注意，可以在P型和/或N型晶体管中分别形成半导体层100中的诸如硅锗(SiGe)和碳化硅(SiC)应力源的应变结构。
仍参照图1，金属栅极103的侧壁103B由间隔件1037围绕。金属栅极103的底部103A设置在半导体层100上方。在一些实施例中，此处所提及的金属栅极103包括位于高k介电层1031的水平部分和表面100A之间的可选择的中间层1030。
金属栅极103还包括在高k介电层1031上形成的覆盖层1033和位于覆盖层1033上的功函金属层1035。
高k介电层1031具有位于底部103A之上的底部1031A，而覆盖层1033具有与高k介电层1031的底部1031A相连接的底部1033A。底部1031A和1033A之间的界面1020A靠近金属栅极103的底部。高k介电层1031具有内衬于间隔件1037的侧壁部分1031B。
覆盖层1033还具有与高k介电层1031的侧壁部分1031B相连接的侧壁部分1033B。侧壁部分1031B和1033B之间的界面1020B靠近金属栅极103的侧壁。覆盖层1033也具有拐角部分1033C，拐角部分1033C靠近高k介电层1031的拐角部分。
覆盖层1033的侧壁轮廓具有各种配置，以调整从侧壁103B至功函金属层1035的距离。从而改进金属栅极的电性能。
在一些实施例中，覆盖层的侧壁部分1033B具有不均匀的厚度。当接近金属栅极底部103A时，侧壁部分1033B的厚度设计得较厚，而当接近金属栅极的顶部时，侧壁部分1033B的厚度设计得较薄。对于一些实施例，侧壁1033B的最厚部分设计在靠近在覆盖层1033和高k介电层1031之间形成的界面1020A的位置处。
如图1所示，在一些实施例中，更远离覆盖层1033的拐角部分1033C的侧壁部分1033B的厚度比位于覆盖层1033的底部的中心周围的部分的厚度薄得多。当侧壁的部分比底部薄时，可以避免诸如WCTO问题的一些问题。
对于一些实施例，如果覆盖层1033的底部1033A的中心周围的厚度是T1，则在更远离界面1020A的一点处(例如，离界面1020A的距离大于4倍的T1)的侧壁部分1033B的厚度厚于或等于约0。例如，如果底部1033A的厚度是则从界面1020A测量的侧壁部分1033B上的点X的距离是约其大于(的4倍)。点X上的侧壁厚度厚于或等于约0。
在一些实施例中，当覆盖层1033的侧壁部分1033B的厚度薄于约0.5T1时，观察到Ion-Isoff约2％至5％的增益。
在一些实施例中，当从界面1020A测量时，侧壁部分1033B上的点的距离比T1大4倍，该点处的厚度薄于约0.5T1。例如，如果靠近底部1033A的中心的厚度是则从界面1020A测得的侧壁部分1033B上的点X的距离为约其大于(的4倍)。点X上的侧壁厚度为约其薄于约
各种覆盖层侧壁配置包括若干不同的形状。如图2所示，在一些实施例中，覆盖层侧壁的部分设计成阶梯式配置。
对于一些其他实施例，覆盖层侧壁的部分的厚度具有斜坡式配置。位于远离界面1020A的某一位置处(例如，大于4倍的T1)的覆盖层侧壁上的点的厚度开始逐渐减小。覆盖层侧壁的最薄部分位于金属栅极103的顶部。
为了简化，在本发明中的所有图中，对称结构的符号将仅标记一侧，诸如103B、1020B、1031B、1033B和1033C等。这并不倾向于限制本发明的范围。
在一些实施例中，ILD101包括介电材料。在一些实施例中，介电材料包括氧化硅、氮化硅、氧氮化硅，旋涂玻璃(SOG)、氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅(例如，SICOH)、BLACK(加利福尼亚州，圣克拉拉的应用材料公司)、非晶氟化碳、聚对二甲苯、BCB(双-苯并环丁烯)、(密歇根州，陶氏化学公司)、聚酰亚胺、其他合适的多孔聚合物材料、其他合适的介电材料和/或它们的组合。在一些实施例中，ILD101包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高高宽比工艺(HARP)介电材料(例如，HARP氧化物)。应该理解，ILD101可以包括一种或多种介电材料和/或一个或多个介电层。如图1所示，通过化学机械抛光(CMP)工艺平坦化ILD101，直至暴露金属栅极103的顶部。CMP工艺包括高选择性，以为金属栅极103、间隔件1037和ILD101提供基本上平坦的表面。在一些实施例中，CMP工艺具有低凹陷和/或金属侵蚀效应。
在一些实施例中，例如，间隔件1037包括氧化硅、氮化硅、氮氧化硅、其他合适的材料和/或它们的组合。并且可以通过ALD、CVD、金属有机CVD(MOCVD)、PVD，等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、热氧化、它们的组合或其它合适的技术来形成间隔件。
在本发明的一些实施例中，通过ALD、CVD、金属有机CVD(MOCVD)、PVD、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、热氧化、它们的组合或其它合适的技术来形成高k介电层1031。在一些实施例中，高k介电层1031包括在从约至约的范围内的厚度。高k介电层1031包括二元或三元高k薄膜。在一些实施例中，高k介电层1031包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物或其它合适的材料。
在一些实施例中，覆盖层1033包括诸如TiN、TaN的金属氮化物或诸如碳氮化钛的金属碳氮化物或其它四元层，四元层具有通式(M1，M2)(C，N)，其中M1和M2是IVa或Va族的不同金属。在一些实施例中，覆盖层1033具有在从约至约的范围内的厚度。覆盖层1033用作势垒以保护高k介电层1031。通过诸如ALD、PVD、CVD、PECVD或其它合适的技术的多种沉积技术来形成覆盖层1033。如图1所示的一些实施例中，覆盖层1033是包括至少两层材料的复合膜堆叠件。例如，靠近高k介电层1031的一个覆盖层由第一组分的金属氮化物或金属碳氮化物制成，而靠近功函金属层1035的另一覆盖层由第二组分的金属氮化物或金属碳氮化物制成。例如，功函金属层1035的复合膜可以是相同的，但是化合物的原子浓度是不同的。例如，功函金属层1035的复合膜可以不同。例如，功函金属层1035的复合膜可以相同，但是通过不同的沉积操作形成。在一些实施例中，靠近高k介电层1031的覆盖层称为势垒层。在一些实施例中，靠近高k介电层1031的覆盖层的厚度为从约至约而靠近功函金属层1035的覆盖层的厚度为从约至约
在一些实施例中，功函金属层1035包括诸如TiN的金属碳氮化物、诸如TiSiN的金属硅氮化物或金属铝化物。在一些实施例中，功函金属层1035由金属碳氮化物或金属硅氮化物制成。在其他实施例中，功函金属层1035包括TiAlN,、TiAl或TaAl。可以通过诸如ALD、PVD、CVD、PECVD或其他合适的技术的多种沉积技术来沉积功函金属层1035。在一些实施例中，功函金属层1035的厚度在从约至约的范围内。
在一些实施例中，栅极填充金属107设置在金属栅极103中。栅极填充金属107包括具有介于4.2eV至4.8eV之间的独立功函数的金属。在一些实施例中，栅极填充金属包括W、Al、Co以及它们的合金。在一些实施例中，栅极填充金属107的厚度介于至之间。
在一些实施例中，半导体结构10是具有从约10nm至约40nm的沟道长度Lg的平面N-MOSFET或P-MOSFET。在其他实施例中，半导体结构10是具有从约5nm至约40nm的沟道长度Lg的非平面N-FinFET或P-FinFET。
图3至图14示出了根据本发明的一些实施例的用于金属栅极结构的半导体结构制造方法的操作。在从图3至图5描述的操作中形成金属栅极凹槽203C。在图3中，牺牲栅电极201被覆盖在ILD101内。根据现有技术，在半导体层100上形成中间层2030、间隔件2037和氮化物层2039。在一些实施例中，中间层2030理想地由在牺牲栅电极201的去除或蚀刻期间将不会被充分地蚀刻的材料形成，从而使得当随后去除牺牲栅电极201时，中间层3030可以保护下面的半导体层100。如果中间层2030是生长的电介质，则只将在半导体层100的暴露表面上形成中间层2030。如果中间层2030是沉积的薄膜，则将在半导体层100之下的绝缘衬底(未示出)上以及半导体层100上毯状沉积中间层2030。
在图3中，间隔件2037与氮化物层2039形成在牺牲栅电极201的侧壁上。间隔件2037与氮化物层2039可以通过毯状沉积共形介电薄膜形成，共形介电薄膜覆盖牺牲栅电极201的顶面和侧壁。毯状沉积的间隔件2037也形成在半导体层100的表面100A上。形成间隔件2037和氮化物层2039的材料包括但不限于氮化硅、氧化硅、氮氧化硅或它们的组合。在本发明的一些实施例中，间隔件2037是通过热壁、低压化学汽相沉积(LPCVD)操作形成的氮化硅薄膜。接下来，通过例如等离子体蚀刻或反应离子蚀刻(RIE)各向异性地蚀刻间隔件2037和氮化物层2039。间隔件2037和氮化物层2039的各向异性蚀刻从水平表面(诸如牺牲栅电极201的顶部以及半导体层100的表面100A)去除介电薄膜。在一些实施例中，RIE蚀刻持续足够长的时间段以从所有的水平表面去除间隔件2037与氮化物层2039。
在图4中，在形成间隔件2037、氮化物层2039和ILD101之后，实施诸如化学机械抛光(CMP)操作的平坦化操作。实施平坦化操作以去除牺牲栅电极201的顶面上方的过量的ILD101，直到牺牲栅电极201从ILD101暴露。在图5中，通过去除牺牲栅电极201和中间层2030来形成金属栅极凹槽203C。在一些实施例中，牺牲栅电极201由多晶硅形成。通过利用包括四甲基氢氧化铵和水的湿蚀刻剂去除多晶硅牺牲栅电极201。在本发明的实施例中，四甲基氢氧化铵包括按体积计介于10％-35％之间的溶液。在本发明的实施例中，在蚀刻期间将四甲基氢氧化铵溶液加热到介于60摄氏度至95摄氏度之间的温度。在本发明的实施例中，在蚀刻期间施加诸如超声或兆声波能量的声波能量。声波能量为蚀刻剂提供搅拌作用，这使得从蚀变的牺牲栅电极201去除蚀刻残留物，并且允许新的蚀刻剂进入沟槽内以蚀刻牺牲栅电极201。
在本发明的一些实施例中，用于牺牲栅电极201的蚀刻剂对中间层2030是有选择性的(即，不蚀刻或仅轻微蚀刻中间层2030)，从而使得中间层2030用作用于牺牲栅电极201蚀刻的蚀刻停止层。通过这种方式，保护下面的半导体层100的沟道区域以免受蚀刻剂蚀刻。在一些实施例中，期望牺牲栅电极与层间电介质之间的蚀刻选择性至少为10：1。
接下来，去除中间层2030。在本发明的实施例中，中间层2030是氧化物，并且可以利用包括氢氟酸水溶液的蚀刻剂去除。在本发明的实施例中，使用按体积计在水中含1％至2％的HF的蚀刻剂。
参照图6，中间层2030A形成在金属栅极凹槽203C的底部上，高k介电层2031和第一个覆盖层2033以共形的方式形成在金属栅极凹槽203C内和ILD101的顶部上。高k电介层2031具有位于底部203A之上的底部2031A，而第一覆盖层2033具有与高k介电层2031的底部2031A相连接的底部2033A。底部2031A和2033A之间的界面2020A靠近金属栅极203的底部。在一些实施例中，中间层2030并不存在，从而使得在靠近半导体层100的沟道区处直接形成高k介电层2031。在本发明的实施例中，高k介电层2031生长至介于至之间的厚度。在本发明的实施例中，高k介电层2031是沉积的电介质，诸如但不限于诸如五氧化二钽(Ta2O5)和氧化钛(TiO2)、氧化钽、氧化铪、氧化锆、氧化铝、氧化镧、氧化镧铝和它们的硅酸盐的金属氧化物电介质以及诸如PZT和BST的其他高k电介质。可以通过诸如但不限于化学汽相沉积(CVD)或原子层沉积(ALD)的技术来形成高k介电薄膜。在一些实施例中，第一覆盖层2033形成在高k介电层2031上方。在一些实施例中，第一覆盖层2033包括具有在从约 至约的范围内的厚度的TiN或TaN。第一覆盖层2033用作势垒以保护高k介电层2031。通过诸如ALD、PVD、CVD、PECVD或其它合适的技术的多种沉积技术来形成第一覆盖层2033。
在一些实施例中，第一覆盖层2033包括复合膜堆叠件。例如，该复合膜堆叠件可以由任何两个金属碳氮化物层(TiN和TaN)制成。在一些实施例中，通过沉积具有从约至约的厚度的TiN膜来形成复合膜堆叠件中的第一层(接近高k介电层2031)。通过沉积具有从约至约的厚度的TaN膜来形成复合膜堆叠件中的第二层(接近功函金属层2035，在后面讨论)。
图7至图9示出了去除第一覆盖层2033的侧壁部分2033B的操作。如图7所示，第二覆盖层2034过填充在第一覆盖层2033上。位于第一覆盖层侧壁部分2033B上的第二覆盖层2034的厚度基本上薄于位于第一覆盖层底部2033A上的第二覆盖层2034的厚度。在一些实施例中，在第一覆盖层2033的侧壁部分2033B上没有第二覆盖层2034，因此暴露第一覆盖层2033的侧壁部分2033B。在一些实施例中，第二覆盖层2034包括氧化硅或氮化硅。在一些实施例中，通过CVD、ALD或PVD工艺来形成第二覆盖层2034。通过在第一覆盖层2033上形成第二覆盖层2034，在用于去除或减薄第一覆盖层2033的侧壁部分2033B的去除或减薄步骤(该步骤将在后面讨论)期间，位于第一覆盖层2033的底部2033A上的第二覆盖层2034可以保护第一覆盖层2033的底部2033A以免被去除。换句话说，第二覆盖层2034用作掩模，以在后面的蚀刻操作期间使第一覆盖层2033的底部的暴露最小化。更具体地，第二覆盖层2034设计成基本上覆盖第一覆盖层2033的底部的整个区域。
对于如图7所示的一些实施例，在第一覆盖层2033的侧壁上未设置第二覆盖层2034的情况下，暴露第一覆盖层2033的侧壁。然而，在其他实施例中，存在覆盖第一覆盖层2033的侧壁的第二覆盖层的较薄涂层。对于任一条件，由于第二覆盖层提供的保护不充分，第一覆盖层的侧壁更易受到随后的蚀刻操作的侵害。
图8示出了第二覆盖层沉积之后并引入蚀刻操作之后的轮廓。蚀刻第一覆盖层2033的侧壁以将其变薄或去除。第一覆盖层2033的底部2033A的变薄或去除的量取决于多种因素。其中一个因素是第二覆盖层2034的厚度。在一些实施例中，当第二覆盖层2034的底部足够厚时，底部2033A基本上不会发生损坏或变薄。在一些其他实施例中，当第二覆盖层2034的底部的厚度低于阈值时，去除一定量的底部2033A。然而，由于侧壁部分2033B比底部2033A具有更少的保护覆盖，侧壁2033B的去除量大于底部2033A的去除量，因此获得薄侧壁的第一覆盖层轮廓。
在一些实施例中，湿蚀刻操作用于去除或减薄第一覆盖层2033的侧壁。在一些实施例中，第一覆盖层2033是TiN，而第二覆盖层2034是氧化硅，用于去除或减薄第一覆盖层2033的侧壁的湿蚀刻包括NH3和H2O2。在一些实施例中，湿蚀刻可以基本上去除或减薄第一和第二覆盖层。在一些实施例中，去除或减薄第一覆盖层2033的侧壁包括实施氮化物和氧化物之间的选择性蚀刻操作。
方法进行至图9，其中示出了去除第二覆盖层2034。为了保持第一覆盖层2033的功能(作为势垒以保护高k介电层2031)，或防止可靠性降低，用于去除第二覆盖层2034的去除操作对于第一覆盖层2033具有选择性(即，不蚀刻或仅轻微蚀刻第一覆盖层2033)。在一些实施例中，用于去除第二覆盖层2034的蚀刻剂是HF。
第一覆盖层2033的底部的中心周围的厚度定义为T1。在去除第二覆盖层2034之后，远离界面2020A(例如，大于T1的4倍)的一点处的第一覆盖层侧壁部分2033B的厚度厚于或等于约0，并且薄于约0.5T1。第一覆盖层2033的侧壁(靠近第一覆盖层2033的拐角(2033C))的去除或减薄相对较难控制，并且因此靠近拐角部分2033C(例如，从界面2020A测量，低于T1的4倍)的剩余的侧壁部分2033B的厚度可以厚于从界面2020A测量的距离大于T1的4倍的侧壁部分2033B的厚度。
图10示出了利用较少的共形的PVD工艺形成第二覆盖层2034的实例，这可以是图7中示出的操作的替代操作。在凹槽的顶部边缘拐角上形成明显的突出部分，并且该突出部分提供掩模以覆盖第一覆盖层侧壁的部分，尤其是接近凹槽的顶部边缘拐角的部分。这使得远离界面2020A的位置处的一些第一覆盖层侧壁得到更好的保护。图11示出了在减薄操作(当采用如图10中所示的PVD沉积的第二覆盖层时)之后的第一覆盖层的轮廓。当侧壁部分2033B升高至约4T1的高度时，第一覆盖层2033的侧壁部分厚度首先减小，然后当侧壁部分2033B升高至约6T1的高度时，第一覆盖层2033的侧壁部分厚度增大。侧壁部分2033B的最薄点位于4T1和6T1之间。
如上所讨论的，第一覆盖层2033包括复合膜堆叠件，该复合膜堆叠件可以由任何两个金属氮化物层制成。在一些实施例中，在形成第二覆盖层2034之前形成第一覆盖层2033中的第一层(接近高k介电层2031)，而在去除第二覆盖层2034之后形成第一覆盖层2033中的第二层(接近功函金属层2035，将在后面讨论)。在一些实施例中，第一层或第二层是复合膜。在一些实施例中，第一层和第二层均是复合膜。
在一些实施例中，第一覆盖层2033中只有一层满足条件：“侧壁部分的厚度薄于约0.5倍的底部的厚度并且厚于或等于0”。为了简化，将上述条件限定为“条件A”。例如，参照图12，第一覆盖层2033中的第一层2033a在其底部的中心周围具有厚度T1'，满足条件A；而在去除第二覆盖层2034之后形成第一覆盖层中的第二层2033b，所以第二层2033b的侧壁部分的厚度可能不会薄于第二层2033b的底部。这导致包括第一层2033a和第二层2033b的“总”覆盖层2033不满足条件A，但仍然部分去除第一覆盖层的侧壁，从而导致随后形成的功函金属层2035的水平位移。在一些实施例中，在形成第二层2033b之后形成第二覆盖层2034，并因此只有第二层2033b满足条件A。上述替代方案在本发明的预期范围内。
更具体地，第一覆盖层2033包括至少一个调整层，其中，调整层的底部和调整层下方的层的底部形成靠近金属栅极203的底部的调整界面。此外，调整层的底部的中心周围的厚度定义为T1'，并且从调整界面测量的一定距离(例如，大于4倍的T1')处的调整层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1'。该调整层可以是第一覆盖层2033中的第一层或第二层。在一些实施例中，第一层或第二层是复合膜。
在图13中，在第一覆盖层2033上(在一些实施例中，和在高k介电层2031上，如果高k介电层2031的侧壁上无第一覆盖层2033)形成功函金属层2035。在一些实施例中，通过原子层沉积、物理汽相沉积、化学汽相沉积、溅射或其他合适的操作在第一覆盖层2033上形成功函层2035。在一些实施例中，功函金属层2035包括在N型晶体管中适当地实施的诸如金属碳氮化物、金属铝化物、金属硅氮化物、TiN、TiSiN、TiAlN、TiAl、TaAl，TaN或Ru的合适的金属。在一些实施例中，N功函层2035包括诸如TiN/WN的多金属层结构。在一些实施例中，通过ALD操作将铝原子掺杂到功函金属层2035内。在其他实施例中，在形成功函金属层2035之后实施铝离子注入操作，以调整用于N型晶体管的金属栅电极的阈值电压或功函数。
参照图14，栅极填充金属207过填充到如图13所示的金属栅极凹槽203C内。在一些实施例中，将包括Al、W、WN，TaN或钌的单一金属溅射到金属栅极凹槽203C内，并且随后进行CMP操作以去除位于ILD101的顶面上的过填充的栅极填充金属207、功函金属层2035、第一覆盖层2033和高k介电层2031，如图15所示。在一些实施例中，栅极填充金属207包括诸如TaN、TiN、W、WN和WCN或它们的任意组合的复合膜堆叠件结构。
本发明的一些实施例提供一种半导体结构。半导体结构包括具有表面的半导体层和位于半导体层的表面上方的限定金属栅极的层间电介质(ILD)。该金属栅极包括：内衬于金属栅极凹槽的侧壁和底部的高k介电层；位于高k介电层上的覆盖层；位于第一覆盖层上(和高k介电层上，如果高k介电层的侧壁上无第一覆盖层)的功函金属层以及位于功函金属层上的栅极填充金属。第一覆盖层底部的中心周围的厚度定义为T1，从界面测量的距离大于T1的4倍处的覆盖层侧壁的厚度厚于或等于约0并且薄于约0.5T1。
在一些实施例中，半导体结构的金属栅极的第一覆盖层的侧壁部分的厚度是零。
在一些实施例中，半导体结构的金属栅极的第一覆盖层的底部的高度大于
在一些实施例中，在半导体结构的金属栅极的侧壁部分上没有第一覆盖层。
在一些实施例中，半导体结构的金属栅极的第一覆盖层包括复合膜堆叠件。
在一些实施例中，第一覆盖层的侧壁部分的厚度薄于金属栅极的第一覆盖层的底部的厚度。
在一些实施例中，第一覆盖层是位于功函金属层和高k介电层之间的复合膜堆叠件。
在一些实施例中，覆盖层的底部的中心周围的厚度为从约至约
在一些实施例中，功函金属层的厚度为从约至约
在一些实施例中，功函金属层包括铝。
在一些实施例中，功函金属层包括复合膜堆叠件。
在一些实施例中，半导体结构是N-MOSFET或N-FinFET。
在一些实施例中，半导体结构是P-MOSFET或P-FinFET。
本发明的一些实施例提供一种制造半导体结构的方法。该方法包括在层间电介质(ILD)中形成金属栅极凹槽；形成内衬于金属栅极凹槽的高K介电层，在金属栅极凹槽的底部和侧壁中形成覆盖层；去除或减薄覆盖层的侧壁部分；在覆盖层上形成功函金属层；以及过填充栅极填充金属以使金属栅极凹槽齐平。
在一些实施例中，用于制造半导体结构的方法中的去除或减薄第一覆盖层的侧壁部分包括：在第一覆盖层上填充第二覆盖层，其中，第一覆盖层的侧壁部分上的第二覆盖层的厚度基本上薄于底部的第二覆盖层的厚度。
在一些实施例中，在覆盖层的侧壁部分上没有第二覆盖层。
在一些实施例中，第二覆盖层的底部的厚度为约至约
在一些实施例中，用于制造半导体结构的方法中的去除或减薄第一覆盖层的侧壁部分包括在氮化物和氧化物之间实施选择性湿蚀刻操作或干蚀刻操作。
在一些实施例中，用于制造半导体结构的方法还包括从ILD的顶面去除过填充的栅极填充金属和功函金属层。
在一些实施例中，用于制造半导体结构的方法还包括离子注入操作。
此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。本领域技术人员将容易从本发明的公开内容理解，根据本发明，可以利用现存的或之后开发的实施与本文描述的相应实施例基本上相同的功能或实现基本上相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。
因此，所附权利要求旨在将这样的工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的组合均在本发明的范围内。

Claims (10)

1.一种半导体结构，包括：
半导体衬底，具有表面；
层间电介质(ILD)，位于所述半导体衬底的表面上方并且限定凹槽；
间隔件，内衬于所述凹槽的侧壁；
高k介电层，内衬于所述凹槽的底部和所述间隔件的侧壁；
覆盖层，位于所述高k介电层上，其中，所述覆盖层的底部和所述高k介电层的底部形成靠近所述凹槽的底部的界面；
功函金属层，位于所述覆盖层上；
其中，所述覆盖层的底部的中心周围的厚度为T1，在从所述界面测量的距离大于T1的4倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
2.根据权利要求1所述的半导体结构，其中，在从所述界面测量的距离大于T1的4倍至6倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
3.根据权利要求1所述的半导体结构，其中，所述覆盖层包括复合膜堆叠件。
4.根据权利要求1所述的半导体结构，其中，所述功函金属层包括复合膜堆叠件。
5.根据权利要求1所述的半导体结构，其中，所述半导体结构是N-MOSFET或P-MOSFET。
6.根据权利要求3所述的半导体结构，其中，所述覆盖层包括至少一个调整层，其中，所述调整层的底部和位于所述调整层下方的层的底部形成靠近所述凹槽的底部的调整界面；以及
其中，所述调整层的底部的中心周围的厚度定义为T1'，在从所述调整界面测量的距离大于T1'的4倍处的调整层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1'。
7.一种FinFET中的半导体结构，包括：
半导体衬底，具有表面；
层间电介质(ILD)，位于所述半导体衬底的表面上方并且限定凹槽；
间隔件，内衬于所述凹槽的侧壁；
高k介电层，内衬于所述凹槽的底部和所述间隔件的侧壁；
覆盖层，位于所述高k介电层上，其中，所述覆盖层的底部和所述高k介电层的底部形成靠近所述凹槽的底部的界面；以及
功函金属层，位于所述覆盖层上；
其中，所述覆盖层的底部的中心周围的厚度定义为T1，在从所述界面测量的距离大于T1的4倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
8.根据权利要求7所述的半导体结构，其中，在从所述界面测量的距离大于T1的4倍至6倍处的覆盖层侧壁部分的厚度厚于或等于约0并且薄于约0.5T1。
9.根据权利要求7所述的半导体结构，其中，所述覆盖层包括复合膜堆叠件。
10.一种制造半导体结构的方法，包括：
在层间电介质(ILD)中形成凹槽；
形成内衬于所述凹槽的间隔件；
形成内衬于所述凹槽的底部和所述间隔件的侧壁的高k介电层；
在所述高k介电层上形成第一覆盖层，其中，所述第一覆盖层的底部的中心周围的厚度定义为T1；
去除在从位于所述第一覆盖层的底部和所述高k介电层的底部之间的界面测量的距离大于T1的4倍处的所述第一覆盖层的侧壁部分；
在所述第一覆盖层上形成功函金属层；以及
用栅极填充金属填充所述凹槽。
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