CN105718021B - 半导体装置及半导体系统 - Google Patents

半导体装置及半导体系统 Download PDF

Info

Publication number
CN105718021B
CN105718021B CN201510959074.2A CN201510959074A CN105718021B CN 105718021 B CN105718021 B CN 105718021B CN 201510959074 A CN201510959074 A CN 201510959074A CN 105718021 B CN105718021 B CN 105718021B
Authority
CN
China
Prior art keywords
switch
circuit
control signal
switched
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510959074.2A
Other languages
English (en)
Other versions
CN105718021A (zh
Inventor
国江周市
井上政则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105718021A publication Critical patent/CN105718021A/zh
Application granted granted Critical
Publication of CN105718021B publication Critical patent/CN105718021B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明涉及半导体装置及半导体系统。实施方式的半导体装置包含：电压线，被施加第1电压；第1电路，使用所述第1电压进行动作；及第2电路，对所述电压线与所述第1电路的连接进行控制。所述第2电路包含：1个以上的第1开关电路，根据第1控制信号而将所述第1电路与所述电压线连接；及第2开关电路，包含多个开关区，根据与所述第1控制信号不同的多个第2控制信号而将所述第1电路与所述电压线连接。

Description

半导体装置及半导体系统
相关申请案
本申请案享有以日本专利申请案2014-259422号(申请日：2014年12月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及半导体系统。
背景技术
近年来，正在推进半导体集成电路的低耗电化。
作为用来削减半导体集成电路的耗电的一方法，将对于半导体集成电路内未被驱动的电路块的电力的供给切断。
对于电路块的电力的切断通过配置在电路块与电源线(或接地线)之间的开关电路而执行。
发明内容
本发明的实施方式提供一种能够缩短半导体集成电路的动作中的电源的切换时间及削减耗电的半导体装置及半导体系统。
实施方式的半导体装置包含：电压线，被施加第1电压；第1电路，使用所述第1电压进行动作；及第2电路，对所述电压线与所述第1电路的连接进行控制。所述第2电路包含：1个以上的第1开关电路，根据第1控制信号而将所述第1电路与所述电压线连接；及第2开关电路，包含多个开关区，根据与所述第1控制信号不同的多个第2控制信号而将所述第1电路与所述电压线连接。
附图说明
图1是表示包含实施方式的半导体集成电路的半导体系统的整体构成的图。
图2是表示实施方式的半导体集成电路内的开关电路的构成例的图。
图3是表示实施方式的半导体集成电路的内部构成的一例的图。
图4是用来对实施方式的半导体集成电路的动作例进行说明的图。
图5是表示实施方式的半导体集成电路中的开关电路的构成例的图。
图6是表示实施方式的半导体集成电路的开关电路的内部构成的一例的图。
图7A及图7B是表示实施方式的半导体集成电路的开关电路的内部构成的一例的图。
图8是表示实施方式的半导体集成电路中的开关电路的动作例的图。
图9是表示实施方式的半导体集成电路中的开关电路的动作例的图。
图10是表示实施方式的半导体集成电路中的开关电路的动作例的图。
图11是表示实施方式的半导体集成电路的开关电路的内部构成的变化例的图。
图12是表示实施方式的半导体集成电路中的开关电路的动作例的图。
图13是表示实施方式的半导体集成电路中的开关电路的动作例的图。
具体实施方式
以下，一面参照附图，一面对本实施方式详细地进行说明。在以下的说明中，对具有相同功能及构成的要素标注相同符号并省略重复的说明。另外，在以下的实施方式中，末尾带有用来进行区别的数字/英文的参照符号(例如开关元件及控制信号等)在不相互区别的情况下省略末尾数字的表记用于各参照符号。
参照图1至图12，对实施方式的半导体集成电路及其控制方法进行说明。
(1)第1实施方式
参照图1至图9，对第1实施方式的半导体集成电路的构成例进行说明。
(a)基本构成
(a-1)整体构成
图1是表示包含本实施方式的半导体集成电路的半导体系统的图。
例如，如图1所示，本实施方式的半导体集成电路(半导体装置)1设置在半导体系统800内。包含本实施方式的半导体集成电路1的半导体系统800搭载在移动终端、无线通信装置、个人电脑等各种电子设备。
半导体系统800除包含本实施方式的半导体集成电路1以外，还包含系统控制器70、省电控制器(Low Power Controller)79等。
系统控制器70执行半导体系统800内的整体的管理及控制。
省电控制器79与系统控制器70的控制连动而对半导体集成电路1的动作的一部分或电源的接通/断开进行控制。另外，省电控制器79将来自半导体集成电路1的处理结果传送至系统控制器70或其他装置。以下，为了简化说明，系统控制器70及省电控制器79的至少一者也称为外部控制装置7。
此外，在半导体系统800中，半导体集成电路1、系统控制器70及省电控制器79是以能够相互收发信号的方式直接或间接地连接。另外，半导体系统800通过电缆、无线通信或因特网而与半导体系统800的外部的其他装置直接或间接地结合。
半导体集成电路1、系统控制器70及省电控制器79的各者连接于2条电压线900、990间。
电源电压VDD被施加至第1电压线(以下，称为电源线)900，接地电压VSS被施加至第2电压线(以下，称为接地线)990。通过电源线900及接地线990，而将用来驱动半导体系统800的电压供给至半导体系统800内的各电路(装置)1、70、79。
如图1所示，本实施方式的半导体集成电路(以下，也表记为LSI(Large ScaleIntegration，大规模集成电路)装置)1是SoC(System on Chip，芯片上系统)方式的装置。
LSI装置1包含多个电路(宏、电路块)。LSI装置1包含控制电源的接通/断开(电力的供给/切断)的电路(电路块)10、及不对电源的接通/断开进行控制的电路11。另外，在LSI装置1中，有时在LSI装置1内或电路10内设置有包含优选始终被供给电源电压VDD的存储元件或逻辑元件的电路12。
例如，本实施方式的LSI装置1包含通信处理电路11、存储器电路12及CPU(CentralProcessing Unit，中央处理器)10等。
通信处理电路11例如执行用于基于WiFi或蓝牙等无线通信规格的其他外部装置(服务器、存取点或通信终端)与半导体系统800的连接(及介面)的控制及数据的收发的各种信号处理。此外，通信处理电路11也可具有无线通信功能。
存储器电路12存储来自LSI装置1的外部的数据、在LSI装置1的内部产生的数据、及LSI装置1内的各电路的设定信息及控制信息。存储器电路12包含SRAM(Static RandomAccess Memory，静态随机存取存储器)等存储器装置、触发器电路及锁存电路等。
CPU(内部控制电路)10对LSI装置1内的各电路11、12的动作进行管理及控制。CPU10能将LSI装置1的内部的动作状况通知给系统控制器70及省电控制器79。CPU10执行对于来自LSI装置1的外部的信号的计算处理、及对于在LSI装置1的内部产生的信号的计算处理。
CPU10包含多个电路块。CPU10是通过多个电路块的各者所具有的功能而执行电路的管理及控制、数据传送的控制、介面处理、及各种信号处理等。电路块是为了执行CPU10的各种处理而执行逻辑运算及信号处理。
CPU10例如为了削减CPU10及LSI装置1的耗电，而根据LSI装置1的动作状况，以多个动作模式中的1个模式驱动。CPU10能够根据对CPU10所设定的动作模式而使CPU10内的多个电路块中的1个以上的电路块为非驱动状态。
以下，关于本实施方式的系统及电路的动作状态，驱动状态也称为接通状态或运转(RUN)状态，非驱动状态也称为断开状态或休眠状态。
在运转状态下，执行利用电路块的各种处理。在休眠状态(也称为待机状态或电源切断状态)下，将对于电路块的电力(电压/电流)的供给切断。此外，在本实施方式中，在不执行计算处理及数据传送的状态下继续数据(例如CPU10的设定信息或高速缓冲存储器内的信息)的保持的状态称为保留状态。
CPU10是为了将CPU10的内部电路的动作状态设定为运转状态或休眠状态而包含开关电路20。
开关电路20控制对于CPU10的电力(例如电源电压VDD)的供给。以下，控制电力(电源电压/电流)的供给的开关电路20称为电源开关电路20。
电源开关电路20对执行处理的电路块(应设定为驱动状态的电路块)供给电源电压VDD。由此，电路块被设定为运转状态(接通状态)。
根据CPU10的动作状况而使电路块从运转状态向休眠状态转变时，电源开关电路20能基于外部控制装置7的控制，而将CPU10内的电路块内的内部电源线909从电源线900电性分离。
由此，多个电路块中的从电源线900电性分离的电路块被设定为休眠状态(断开状态)。其结果，CPU10的耗电中休眠状态的电路块的耗电被削减。
在多个电路块中至少1个电路块的动作状态从休眠状态向运转状态转变时，电源开关电路20基于外部控制装置7的控制，而使转变为运转状态的电路块与电源线900导通。由此，对于应驱动的电路块供给电源电压VDD，电路块恢复为运转状态。此外，在本实施方式中，电路块从休眠状态向运转状态转变的动作(恢复动作、重新启动)也称为唤醒(或唤醒动作)。
本实施方式的LSI装置1的CPU10内的电源开关电路20包含控制方式不同的多个开关块(开关电路)210、290。
(a-2)电源开关电路的基本构成
图2是用来对本实施方式的LSI装置中所使用的电源开关电路的概略进行说明的图。
如图2所示，在本实施方式中，电源开关电路20包含第1及第2开关块210、290。开关块210、290连接在电源线900与CPU10的电路块190内的内部电源线(也称为假想电源线)909之间。在电路块190内，在内部电源线909连接有元件及模块。此外，多个内部电源线909也可设置在1个电路块190内。
第1及第2开关块210、290分别包含并联排列的1个以上的开关单元SC。开关单元SC包含1个以上的开关元件PSW。开关元件PSW例如为P通道型场效应晶体管(以下，表记为P型晶体管)。开关元件PSW的电流路径串联连接在电源线900、909间。
第1开关块210在开始对电路块190供给电源电压时(例如从电路块的断开状态向接通状态转变时)，可连续地以某种程度的固定的提升速率将电源电压VDD供给至电路块190。
第1开关块210接收来自外部控制装置7的第1控制信号PSW_ENa。第1开关块210根据第1控制信号PSW_ENa而使开关元件PSW为接通状态或断开状态。例如，第1控制信号PSW_ENa经由反相器204供给至开关单元SC的开关元件(P型晶体管)PSW。
此外，控制信号PSW_ENa也可基于外部控制装置7的控制而在CPU10内产生。系统控制器70及省电控制器79的至少一者产生控制信号PSW_ENa。
第1开关块210将通知信号PSW_ACK输出至第1开关块210的外部。通知信号(完成通知信号)PSW_ACK是表示第1开关块210的控制(开关元件的接通/断开)已完成的信号。
第2开关块290包含多个开关区(开关组)291-1～291-5。相对于1个电路块190设置有多个开关区291。多个开关区291-1～291-5的各者相互并联地连接在电源线900与电路块190内的内部电源线909之间。多个开关区291-1～291-5分别包含连接在电源线900与内部电源线909之间的1个以上的开关单元SC。
在本实施方式中，第2开关块290是经由例如反相器205接收来自第1开关块210的通知信号PSW_ACK。通过通知信号PSW_ACK而控制多个开关区291-1～291-5中的至少1个。
由此，电源开关电路20可不等待基于通知信号PSW_ACK的来自外部控制装置7的控制，而在CPU10内部与第1开关块210的动作连动地执行第2开关块290的动作(激活及失活)。
第2开关块290从外部控制装置7接收多个第2控制信号PSW_ENb1～PSW_ENb5。多个第2控制信号PSW_ENb1～PSW_ENb5中的1个控制信号例如经由反相器208分别供给至多个开关区291-1～291-5中的1个开关区。
系统控制器70及省电控制器79的至少一者产生控制信号PSW_ENb1～PSW_ENb5。
此外，控制信号PSW_ENb1～PSW_ENb5也可基于外部控制装置7的控制而在CPU10内产生。
多个开关区291-1～291-5例如可通过多个第2控制信号PSW_ENb1～ENb5而以互不相同的时序激活(接通状态)或失活(断开状态)。
作为一例，在电路块(此处，CPU10的内部电路)唤醒时，多个开关区291-1～291-5以相互错开的时序设为接通状态。在该情况下，对应于多个开关区291-1～291-5成为接通状态的顺序，而在各开关区291-1～291-5内形成有形成在内部电源线909与电源线900之间的电流路径。
如此，第2开关块290例如在电路块190唤醒时，可通过相互独立的多个开关区291以分时(不同的时序)将电源电压(电力)供给至电路块190内的内部电源线909。
此外，在本实施方式中，如何控制电源开关电路20、尤其是第2开关块290可根据使用者说明、应用CPU10(LSI装置1)的半导体系统800的规格、用于获得LSI装置的恰当的驱动条件的测试步骤的结果等，通过软件或固件进行调整及选择。
表示电源开关电路20的控制方式的控制信息(设定信息)CI例如被储存在系统控制器70或省电控制器79内的存储器区域内。控制信息CI可通过软件(程序)或固件而由使用者从外部重写。此外，电源开关电路20的控制信息CI也可储存在LSI装置1内的存储器电路或CPU10内的存储器区域。
(b)具体例
以下，参照图3至图7，对本实施方式的LSI装置1内的电源开关电路的构成例更具体地进行说明。
(b-1)内部构成
＜电源切断区域＞
图3表示本实施方式的LSI装置1内所包含的CPU10的内部构成(布局)的一例。此外，设置有下述多个电路块的电路也可是除CPU以外的电路。
如图3所示，CPU10包含多个电路块100、101、102、103。
电路块100～103分别属于互不相同的电源系统(电源切断区域、电压分割区域)。以下，为了使说明明确，属于互不相同的电源系统的电路块(及设置电路块的区域)称为电源域。此外，电源域有为如ALU(Arithmetic Logic Unit，算数逻辑单元)等运算器般的具有某种逻辑功能的电路区域的情况，也有为与逻辑功能无关地被划分的电路区域的情况。
各电源域100～103分别包含用来执行CPU10的处理的电路(元件或模块)及功能(固件/软件)。
例如，电源域(PD0)100是端口区域。电源域100包含多个端口。这些端口例如包含用于保留触发器电路(以下，表记为RFF)、保留SRAM(以下，表记为RSRAM)、保留锁存、AOB(Always On Buffer，常开缓冲器)、及隔离单元等的输入输出端口(控制端口)。电源域100内的输入输出端口用来输入输出RFF等单元的电源的接通/断开的控制信号或用于该些单元的电源的接通/断开的管理的控制信号。此外，用于如RFF、RSRAM及保留锁存般的保留电路的输入输出端口也可不设置在电源域100内。
RFF、RSRAM及保留锁存暂时保存CPU10的设定信息等数据。AOB是以即使电源域为断开状态也能够收发控制信号的方式始终被供给电源电压的缓冲器。隔离单元是用来以不使从断开状态切换为接通状态的电路(电源域)的不稳定状态的信号传输至其他电路的方式进行控制的电路。
为了收发对于输入输出端口的信号，例如，在电源域100内设置有如缓冲电路般的输入输出电路(未图示)。输入输出端口连接于输入输出电路。
电源域101～103分别包含用来执行特定的信号处理及计算处理的多个模块。
多个电源域中的各电源域(PD1、PD2、PD3)101、102、103执行与半导体系统及LSI装置1的动作状况对应的特定的信号处理及计算处理。电源域(PD1)101是例如仅在电源域(PD2、PD3)102、103的两者为断开状态的情况下才能设定为断开状态的电路块。在对于电源域101的电源电压VDD的供给被切断的情况下，除输入输出端口以外的CPU10整体成为休眠状态。
此外，CPU10内的电源域的个数并不限定于4个。
另外，于在电源域101、102、103内设置有RFF/RSRAM及AOB等的情况下，也可在电源域101、102、103内部设置始终被施加电源电压VDD的端口区域。
＜动作模式的一例＞
包含多个电源域100～103的CPU10是根据半导体系统800及LSI装置1的动作状况而以多个动作模式驱动。
CPU10可根据CPU10的动作模式而将不执行信号处理的电源域100～103设定为非驱动状态(休眠模式)。
图4是表示CPU10的动作模式与各电源域的动作状态的对应关系的一例的图。
如图4所示，CPU10设定为多个动作模式中与半导体系统的动作状况对应的任一动作模式。CPU10的动作模式根据半导体系统800的动作状况而随时切换。例如，CPU10包含5个动作模式。
电源域100～103分别根据对CPU10所设定的动作模式而设定为接通状态(运转状态)及断开状态(休眠状态)中的任一状态。
例如，如图3所示，设置有端口的电源域(PD0)100是为了收发信号及维持电路的功能而在所有动作模式1～5中设定为接通状态。
在CPU10设定为休眠状态的情况下(CPU10的动作模式为模式5的情况下)，3个电源域101～103设定为断开状态。
进而，根据CPU10的动作模式(例如，在动作模式为模式2～4的情况下)，不执行信号处理的1个以上的电源域101～103设定为断开状态。
例如，本实施方式的半导体系统在将电源域的状态从断开状态切换为接通状态时，只能将1个电源域唤醒或者能同时将多个电源域唤醒。
如此，通过CPU10内部的以电源域为单位的控制，能够控制对于CPU10的电源电压VDD的供给。
(b-2)电源开关电路的内部构成
电源开关电路20可通过对于电源域的电力的供给及切断而控制各电源域100～103的断开状态/接通状态。
例如，电源开关电路20设置在电源域100～103间的边界区域199内及电源域100～103内的至少一者。由此，各电源域100～103相互分离，而电源域100～103的接通/断开(电源电压的供给)相互独立地被控制。
关于接通状态的电源域100～103，电源开关电路20将电源电压VDD供给至电源域100～103。关于断开状态的电源域100～103，电源开关电路20将电源域100～103从电源线900电性分离，而将对于电源域100～103的电源电压VDD的供给切断。
图5是示意性地表示某电源域中的电源开关电路的构成例的图。图5所示的各构成要素的布局是为了对本实施方式进行说明而示意性地表示者，并不限定于图5所示的布局。
在本实施方式的LSI装置1中，电源开关电路20包含2种开关块210、290。
在本实施方式中，开关块210具有称为转换速率(Slew-Rate)控制型的构成及控制方式，开关块290具有称为分时控制型的构成及控制方式。
在本实施方式中，为了使说明明确，第1开关块210称为转换速率控制型开关块210，第2开关块290称为分时控制型开关块。
＜转换速率控制型开关块的内部构成例＞
如图5(及图3)所示，在转换速率控制型开关块210中，多个开关单元SC例如配置在电源域190(101～103)的周围。但是，在转换速率控制型开关块210中，开关单元SC只要能满足电源域190及开关块210的设计规则且能对电源域190内施加所需的电位，则也可设置在电源域190的内部。
各开关单元SC作为用来将内部电源线909连接于电源线900的电流路径而连接在电源线900与内部电源线909之间。
多个开关单元SC连接于共通的控制信号线。以下，连接于共通的控制信号线的多个开关单元SC也称为开关串。
在转换速率控制型开关块210中，控制信号PSW_ENa被从所排列的开关单元(开关串)SC的一端侧供给。控制信号PSW_ENa是从所排列的多个开关单元中的一端侧(开关串的一端侧)朝向所排列的多个开关单元中的另一端侧(开关串的另一端侧)在控制信号线上传输。到达开关串的另一端侧的控制信号PSW_ENa是从开关串的另一端侧朝向一端侧朝相反方向在控制信号线上传输。
此外，缓冲器、反相器及中继器单元RC也能以按开关单元SC的特定的周期连接于控制信号线的方式设置在开关串内。
图6是表示本实施方式中的电源开关电路的开关单元的构成例的等效电路图。
在图6中表示转换速率控制型开关块210的开关单元的内部构成的一例。
如图6所示，开关单元SC包含至少2种开关元件WS1、SS1(PSW)。以下，2个开关元件中的一开关元件WS1称为弱开关WS1，另一开关元件SS1称为强开关SS1。
例如，作为弱开关WS1的P型晶体管WS1的驱动力较作为强开关SS1的P型晶体管SS的驱动力小。换句话说，P型晶体管WS1的元件尺寸(例如有效的通道宽度/通道长度)较P型晶体管SS1的元件尺寸小。
在具有较小的驱动力的弱开关WS1接通之后，具有较大的驱动力的强开关SS1接通。由此，电源域的内部电位VDDV缓慢上升。如此，弱开关WS1及强开关SS1被用来对电源域190供给电源电压VDD，由此，电源域190(及硬宏)的贯通电流(突入电流)减少。
2个P型晶体管WS1、SS1在电源线900与内部电源线909之间相互并联地连接。
关于弱开关WS1，P型晶体管WS1的源极/漏极中的一者(例如源极)连接于电源线900，P型晶体管WS1的源极/漏极中的另一者(例如漏极)连接于内部电源线909。
关于强开关SS1，P型晶体管SS1的源极/漏极中的一者(例如源极)连接于电源线900，P型晶体管SS1的源极/漏极中的另一者(例如漏极)连接于内部电源线909。
P型晶体管WS1的栅极连接于控制信号线950。P型晶体管SS1的栅极连接于控制信号线951。控制信号线950连接于反相器204的输出端子。控制信号线950经由缓冲器952连接于控制信号线951。
例如，作为中继器单元RC的缓冲器959连接于控制信号线950、951。通过缓冲器959，而信号延迟的过度增加被抑制为与配线长度成正比例的程度。
例如，转换速率控制型开关块210包含2种开关单元。开关单元SC1的电路构成与开关单元SC2的电路构成不同。
开关单元SC1包含电容器(例如，Metal-Oxide-Metal(金属-氧化物-金属)构造的电容器)954。电容器954连接于P型晶体管(弱开关)WS1。电容器954的一端连接于P型晶体管WS1的栅极，电容器954的另一端连接于P型晶体管WS的电源域(假想电源线)侧的源极/漏极(此处为漏极)。
电容器954的电容耦合抑制伴随弱开关WS1的漏极电位的上升的栅极-漏极间电位的下降。由此，调整弱开关WS1的提升速率。
在转换速率控制型开关块210中，开关单元SC2不包含电容器。关于除有无电容器以外的构成，开关单元SC2的内部构成与开关单元SC1的内部构成实质上相同。
例如，包含电容器954的开关单元SC1设置在控制信号PSW_ENa的输入侧(开关串的一端侧)。不包含电容器的开关单元SC2沿着控制信号线950、951的延伸方向而与开关单元SC1连续地排列。
通过将从外部控制装置7输出的控制信号PSW_ENa供给至各开关单元SC的开关的控制端子(晶体管的栅极)来控制开关单元(开关元件)的接通/断开。
当控制信号PSW_ENa的信号电平为L(Low，低)电平的情况下，经由反相器204将H(High，高)电平的信号供给至P型晶体管WS1、SS1的栅极。在该情况下，P型晶体管WS1、SS1为断开状态(去能状态、失活状态)。
当控制信号PSW_ENa的信号电平为H(High)电平的情况下(控制信号PSW_ENa被断定时)，经由反相器204将L电平的信号供给至P型晶体管WS1、SS1的栅极。在该情况下，P型晶体管WS1、SS1为接通状态(使能状态、激活状态)。
以下，控制信号PSW_ENa也称为使能信号。
使能信号PSW_ENa经由缓冲器952从控制信号线950传输至控制信号线951。例如，通过缓冲器952而将信号电平放大。
在转换速率控制型开关块210中，从使能信号PSW_ENa的输入侧的开关单元SC1朝向开关块210的终端侧的开关单元SC2，弱开关WS1依次设为接通状态。然后，从终端侧(缓冲器952侧)的开关单元SC2朝向使能信号的输入侧(反相器204侧)的开关单元SC1，强开关SS1依次设为接通状态。
控制信号线950、951分别包含电容成分与电阻成分。以与基于该电容成分及电阻成分的时间常数对应的速度，使能信号PSW_ENa的信号电平从H电平向L电平转变。以与信号电平的转变速度对应的速度，作为开关元件的P型晶体管WS1、SS1逐渐从断开状态变为接通状态。
具有与各P型晶体管WS1、SS1的驱动力及栅极电压对应的大小的电流(漏电流)经由各开关单元SC1、SC2从电源线900流动至电源域190内的内部电源线909，而内部电源线909的电位逐渐上升。
在唤醒动作时的内部电源线909的电位较低的初始状态下，P型晶体管WS1、SS1并非为完全的接通状态，晶体管WS1、SS1的输出电流相对较小。因此，经由开关单元SC从电源线900流动至内部电源线909的电流(电流量)较小，从而突入电流被抑制。
此处，控制信号线950、951中所包含的电容成分是连接于控制信号线950、951的电容器954、连接于控制信号线950、951的晶体管WS1、SS1的栅极电容、配线电容等。控制信号线950、951中所包含的电阻成分是连接于控制信号线950、951的反相器/缓冲器内的晶体管的接通电阻、配线电阻等。
与某电源域对应的转换速率控制型开关块210中的开关单元SC1、SC2的个数是以决定控制信号线950、951的信号电平的转变速度的时间常数(控制信号线的电容成分及电阻成分)及与该时间常数对应的电源域的内部电源线的电位VDDV的变化速度成为所期望的值(例如考虑突入电流的大小及电源域的启动期间的值)的方式设定。
通过如此各开关单元SC的开关元件WS1、SS1逐渐成为接通状态，各开关单元SC将具有与作为开关元件WS1、SS1的P型晶体管的驱动状态对应的大小的漏电流供给至内部电源线909。对内部电源线909供给漏电流的结果内部电源线909被充电，从而内部电源线909的电位模拟性地(连续地)上升直至成为与电源线900相同的电位VDDV为止。
通过这种开关元件WS1、SS1的从断开状态向接通状态的控制，转换速率控制型开关块210内的开关连续地以某固定的提升速率上升(接通)，通过开关的接通而产生的电流平坦化。其结果，在电源域的恢复动作(唤醒)时，包含转换速率控制型开关块210的电源开关电路20能够抑制产生过大的贯通电流。
转换速率控制型开关块210是以与使能信号PSW_ENa对应的方式将通知信号PSW_ACK输出至开关块210的外部。例如，通知信号PSW_ACK是通过控制信号线951上的使能信号PSW_ENa经由反相器953输出而产生的信号。
通过如所述般的电路构成及控制方式，转换速率控制型开关块210可使电源域190内的内部电位VDDV模拟性地上升。
此外，也可对1个电源域190设置多个转换速率控制型开关块210。多个转换速率控制型开关块210是通过互不相同的控制信号(使能信号)而控制对于1个电源域190(101～103)的电力的供给及切断。多个转换速率控制型开关块210可相互独立地输出通知信号PSW_ACK。例如，相互独立地控制的多个开关串作为多个转换速率控制型开关块210发挥功能。
＜分时控制型开关块的构成例＞
分时控制型开关块290包含多个开关区291-1、291-2、291-3、291-4、291-5。
如图5(及图3)所示，开关区291-1～291-5分散地配置在电源域190内部。但是，开关区291-1～291-5也可配置在电源电压VDD的供给及切断的控制的对象的电源域190的外周区域内(例如电源域间的边界区域199内)。
此外，在图5中，表示设置5个开关区291-1～291-5的例子。但是，根据电源域190的电路规模等，分时控制型开关块290内的开关区的数量也可是4个以下或6个以上。
开关区291-1～291-5的各者例如通过来自外部控制装置7的控制信号(使能信号)PSW_ENb1～PSW_ENb5而被控制。对多个开关区291-1～291-5分别供给相互独立的使能信号PSW_ENb1～PSW_ENb5。
分时控制型开关块290除使能信号PSW_ENb以外，也可使用来自转换速率控制型开关块210的通知信号PSW_ACK进行控制。
例如，对多个开关区291中的1个以上的开关区供给来自转换速率控制型开关块210的通知信号PSW_ACK。
在本实施方式中，对2个开关区291-1、291-2供给通知信号PSW_ACK。开关区291-1、291-2除使能信号PSW_ENb1、PSW_ENb2以外，也将通知信号PSW_ACK用作开关单元(开关元件)的接通/断开的控制信号的1个。
通知信号PSW_ACK经由反相器205被供给至各开关区291-1、291-2。
在分时控制型开关块290中，开关区内的开关单元的构成有时在每一开关区不同。
图7A及图7B是表示本实施方式中的电源开关电路的开关单元的构成例的等效电路图。
在图7A及图7B中，表示分时控制型开关块290的开关区291的内部构成的一例。
如图7A所示，在被供给通知信号PSW_ACK的开关区291-1(及开关区291-2)中，开关单元SC3与图6的开关单元同样地包含弱开关WS2与强开关SS2。
作为弱开关WS2的P型晶体管WS2的电流路径连接在电源线900与内部电源线909之间。P型晶体管WS2的栅极连接于控制信号线960。
作为强开关SS2的P型晶体管SS2的电流路径连接在电源线900与内部电源线909之间。P型晶体管SS2的栅极连接于控制信号线961。控制信号线961从控制信号线960分离，而2条控制信号线960、961相互独立。
对作为弱开关WS2的P型晶体管WS2的栅极供给使能信号PSW_ENb1。对作为强开关SS2的P型晶体管SS2的栅极供给通知信号PSW_ACK。
如此，在分时控制型开关块290的一部分开关单元SC3中，弱开关WS2的接通/断开通过使能信号PSW_ENb1而控制。强开关SS2的接通/断开也有通过通知信号PSW_ACK而控制的情况。
图7B表示与图7A的开关单元不同的构成的开关单元。
如图7B所示，也可对分时控制型开关块290使用包含1种开关元件的开关单元。
在被供给使能信号PSW_ENb3～PSW_ENb5的开关区291-3～291-5中，开关单元SC4例如不包含弱开关而仅包含强开关SS3。
在开关单元SC4中，作为强开关SS3的P型晶体管SS3的电流路径连接在电源线900与内部电源线909之间。P型晶体管SS3的栅极连接于控制信号线970。
如此，在分时控制型开关块290的一部分开关单元SC4中，P型晶体管SS3的接通/断开通过使能信号PSW_ENb而控制。
通过各开关单元SC3、SC4内的开关元件，将与作为开关元件的P型晶体管的驱动力/驱动状态对应的大小的电流供给至内部电源线909。由此，内部电源线909被充电，从而内部电源线909的电位上升。
开关区291激活的时序(时间)及开关区291内的开关单元的个数/特性，例如根据转换速率控制型开关块210的电压控制特性(例如利用开关块210的内部电源线的充电速度)或突入电流的容许值而适当设计。
例如，在大量的电流从多个开关单元流入至电位较低的初始状态的内部电源线909的情况下，有可能产生较大的突入电流。因此，多个开关区291中以互不相同的时序激活的情况下最先(内部电位VDDV较低时)激活的开关区(此处，利用使能信号PSW_ENb1控制的开关区291-1)的开关单元的个数，优选较后续激活的开关区的开关单元的个数少以抑制突入电流。而且，开关区291的开关单元的个数按照使开关区激活的顺序而增多。
此外，也可对分时控制型开关块290的开关单元使用图6所示的包含电容器的开关单元。
通过如所述般的电路构成及控制方式，分时控制型开关块290例如可通过多个开关区291的控制而使电源域190的内部电位VDDV数字性地(非连续地或离散地)上升。
例如，在电源域(电路块)从断开状态(休眠状态)转变为接通状态(运转状态)的情况下，分时控制型开关块290内的多个开关区291分别与利用转换速率控制型开关块210的电源电压VDD的供给并行地，通过多个控制信号PSW_ENb与通知信号PSW_ACK，以互不相同的时序开始对电源域190供给电源电压VDD。
在开关区291被激活的时序，通过来自开关区291的电流而使供给至内部电源线909的电流增加，与仅利用转换速率控制型开关块210的电力(电压/电流)的供给相比，内部电位的上升速度提高。如此，分时控制型开关块290可对利用转换速率控制型开关块210的电力的供给辅助性地发挥功能。
通过如所述般利用具有互不相同的控制方式(电力供给方式)的多个开关块210、290执行电力的供给，能使电路块的恢复动作高速化。
此外，包含转换速率控制型及分时控制型开关块210、290的电源开关电路20并不限定于CPU10内的电源开关电路。图3至图7的电源开关电路20可应用于LSI装置1全体的电源开关电路或LSI装置1内的除CPU以外的电路内的电源开关电路。
另外，图6、图7A及图7B所示的开关单元的构成为一例，除图6、图7A及图7B所示的构成以外的开关单元也可用于转换速率控制型及分时控制型开关块210、290。
进而，只要各开关块210、290及开关区291能够进行特定的控制，则也可在各开关块210、290及开关区291的输入输出端子连接缓冲器或反相器。
(c)作用及效果
在LSI装置中，如果对于电路块(电源域)的电源供给的接通及断开的切换次数变多，则电路块的用于从断开状态向接通状态切换的时间的开销开始对半导体系统的动作造成不良影响。其结果，半导体系统无法执行每单位时间的某工作量(信号处理)，而有可能产生系统的动作不良(系统的崩溃)。
另外，在为了使每单位时间的工作量增加而缩短电路块的从断开状态向接通状态的切换时间的情况下，有可能在唤醒对象的电路块及其他电路产生由过大的突入电流所致的IR压降。在产生较大的IR压降的情况下，有可能产生从断开状态切换为接通状态的电路块及除该电路块以外的电路的误动作。
因此，以系统的动作不崩溃的程度削减将对于电路块的电源电压(电力/电流)的供给切断的机会，以开销的产生变少的方式实施针对系统的动作不良之对策。但是，在该情况下，LSI及半导体系统有可能无法实现所期待的低耗电(尤其是漏电的削减)。
本实施方式的LSI装置的电源开关电路20包含多个开关块210、290。
一开关块210以不产生突入电流的方式使电路块的内部电位缓慢地上升。另一开关块290以缩短电源电压(电力)的供给期间的方式使内部电位急剧上升。如此，本实施方式的LSI装置内的开关电路20是通过与电源电压的供给相关的控制方式不同的2个开关块210、290，而执行对于唤醒对象的电路块190的电源电压的供给。
由此，本实施方式的LSI装置是通过本实施方式的电源开关电路20，而在过大的突入电流及由此引起的IR压降被抑制的状态下将电路块的动作状态快速地从断开状态切换为接通状态。
其结果，包含本实施方式的电源开关电路的LSI装置能满足系统所要求的动作，并且能响应为了省电而期待的切断电源电压的要求而减少耗电。
如所述般，本实施方式的半导体集成电路能减少电路(及系统)的耗电，且能使动作高速化。
(d)动作例
参照图8及图9，对本实施方式的半导体集成电路的动作例(LSI装置的控制方法)进行说明。此处，也适当参照图1至图7，对半导体集成电路内所包含的电源开关电路的动作进行说明。
图8是用来对本实施方式的LSI装置的动作例进行说明的时序图。在图8中，表示CPU10的某电源域(电路块)190从断开状态(休眠状态、非驱动状态)恢复成接通状态(运转状态、驱动状态)的情况下的各控制信号的信号变化的时序。
如图8所示，在CPU10的电源域190为断开状态的情况下，外部控制装置7(系统控制器70及省电控制器79的至少一者)使供给至电源开关电路20的使能信号(控制信号)PSW_ENa、PSW_ENb为L电平。
在转换速率控制型及分时控制型开关块210、290中，在L电平的使能信号PSW_ENa、PSW_ENb供给至图6及图7的开关单元SC的情况下，使能信号PSW_ENa、PSW_ENb的信号电平通过反相器204、208而从L电平反转为H电平。通过H电平的各信号PSW_ENa、PSW_ENb，而P型晶体管的开关元件WS1、WS2、SS1、SS3断开。
此时，转换速率控制型开关块210为非驱动状态，因此，通知信号PSW_ACK的信号电平为L电平。因此，在分时控制型开关块290的被供给通知信号PSW_ACK的开关区291-1、291-2中，P型晶体管的开关SS2为断开状态。
如此，通过断开状态的开关元件WS、SS，电源域190从电源线900电性分离而设定为断开状态。
在根据外部控制装置7的要求而使用断开状态的电源域190执行信号处理的情况下，至少1个电源域190的动作模式从断开状态转变(唤醒)为接通状态。
因此，如图8所示，外部控制装置7对与被唤醒的电源域190对应的电源开关电路20的使能信号PSW_ENa、PSW_ENb的信号电平进行控制。
由此，电源开关电路20开始对断开状态的电源域190供给电源电压VDD。
外部控制装置7断定对于转换速率控制型开关块210的使能信号PSW_ENa。由此，使能信号PSW_ENa的信号电平在时间ta从L电平转变为H电平。
使能信号PSW_ENa的信号电平通过反相器204反转。在开关块210内，L电平的使能信号PSW_ENa经由控制信号线950分别供给至开关单元SC1、SC2。由此，开关单元SC内的2个开关元件中的弱开关WS1接通。
继而，在将弱开关WS1设为接通状态后，强开关SS1通过控制信号线951上的L电平的使能信号PSW_ENa而接通。
通过利用转换速率控制型开关块210的电源电压VDD的供给，电源域190的内部电位VDDV以与基于多个开关元件WS1、SS1的特性(时间常数或驱动力等)的提升速率对应的速度上升。其结果，电源域内的电流的产生平坦化，从而较大的贯通电流的产生被抑制。
在使能信号PSW_ENa被断定之后，分时控制型开关块290的多个使能信号PSW_ENb例如通过外部控制装置7而被断定。由此，通过与利用转换速率控制型开关块210的电源电压VDD的供给并行的处理，分时控制型开关块290开始对唤醒对象的电源域190供给电源电压VDD。
在图8所示的例子中，多个使能信号PSW_ENb1～PSW_ENb5的信号电平在互不相同的时序(时间tb1～tb5)从L电平分别转变为H电平。由此，多个开关区在互不相同的时序依次成为接通状态。
例如，在时间ta之后的时间tb1，使能信号PSW_ENb1的信号电平从L电平转变为H电平。在紧接着时间tb1的时间tb2，将使能信号PSW_ENb2设定为H电平。经由反相器208，将L电平的信号PSW_ENb1、PSW_ENb2在不同的时序供给至各开关区291-1、291-2的开关单元SC3。
此处，在通过使能信号PSW_ENb1、PSW_ENb2控制的开关区291-1、291-2中，这些开关区291-1、291-2的开关单元SC3包含弱开关WS2与强开关SS2。通过使能信号PSW_ENb1、ENb2而接通的开关是弱开关WS2。强开关SS2是通过通知信号PSW_ACK而控制的开关元件。因此，强开关SS2在时间tb1、tb2不接通。
在时间tb3，将使能信号PSW_ENb3设定为H电平。使能信号PSW_ENb3的信号电平通过反相器208反转，将L电平的信号供给至开关区291-3内的开关单元SC4。
此处，在通过使能信号PSW_ENb3而控制的开关区291-3中，开关单元SC4不包含弱开关。在开关单元SC4中，强开关SS3通过使能信号PSW_ENb3而控制。因此，通过使能信号PSW_ENb3，强开关SS3接通。
在时间tb4，将使能信号PSW_ENb4设定为H电平，在时间tb5，将使能信号PSW_ENb5设定为H电平。
在时间tb4、tb5的各个时间，使能信号PSW_ENb4、PSW_ENb5是以其信号电平通过反相器208从H电平反转为L电平的状态依次供给至开关区291-4、291-5。
开关区291-4、291-5的开关单元SC3与开关区291-3同样地不包含弱开关。因此，通过使能信号PSW_ENb4、PSW_ENb5，开关区291-4、291-5的强开关SS3在互不相同的时序接通。
此外，在从时间tb3至时间tb5的期间，通知信号PSW_ACK为L电平。因此，当开关区291-3～291-5的强开关SS3接通时，开关区291-1、291-2的强开关SS2为断开状态。
在所断定的使能信号PSW_ENb分别供给至分时控制型开关块290的开关区291之后，在时间tz，开关元件的接通已完成的转换速率控制型开关块210输出断定状态的通知信号PSW_ACK。通知信号PSW_ACK的信号电平从L电平转变为H电平。此外，断定状态的通知信号PSW_ACK的输出时序预先通过外部控制装置7的固件(及软件)或对开关块290附加的延迟电路而设定。
H电平的通知信号PSW_ACK从转换速率控制型开关块210输出。通知信号PSW_ACK被供给至外部控制装置7，并且被供给至分时控制型开关块290。
通知信号PSW_ACK的信号电平通过反相器205而从H电平反转为L电平，L电平的信号PSW_ACK被供给至开关区291-1、291-2内的强开关SS2。由此，在开关区291-1、291-2中，强开关SS2接通。
如此，分时控制型开关块290的各开关区291以在时间上被分割的时序(互不相同的时序)激活。开关区291使对于包含多个开关区的电源域的电源电压的供给相互独立地开始及执行。
在电源域的电源成为接通状态后(例如，与时间tz同时或时间tz之后)，外部控制装置7例如将用于从休眠状态恢复的控制信号发送至CPU10。
如所述般，在电源域(电路块)的从断开状态向接通状态的恢复动作中，通过来自外部控制装置7的控制信号PSW_ENa、PSW_ENb及在电源开关电路20的内部产生的通知信号PSW_ACK，而完成本实施方式的LSI装置所包含的电源开关电路20的控制。由此，电源电压经由电源开关电路20供给至电源域。
此外，在电源域的动作状态从接通状态切换为断开状态的情况下，各开关块210、290通过控制信号PSW_ENa、PSW_ENb而统一设为断开状态(失活状态)。
此处，对1个电源域的唤醒动作进行了说明，但也可通过所述动作同时执行多个电源域101～103的唤醒动作。
此外，时间ta、tb1～tb5、tz分别表示从某起点(唤醒动作的开始)至控制信号的信号电平的转变时序为止的值。该值ta、tb1～tb5、tz分别根据测试结果及设计规则而预先决定。时间ta、tb1～tb5、tz的各者也可是根据唤醒动作时的内部电源线的监控结果而动态地变化的值。
图9是表示本动作例中的恢复动作时的电源域的内部电位的变化的图。图9的横轴与时间对应，图9的纵轴与电源域的内部电位(假想电源线的电位)VDDV对应。
在图9中，实线L1表示利用本实施方式的电源开关电路的恢复动作时的电源域的内部电位的变化。在图9中，虚线L2是作为比较例而表示使用仅包含转换速率控制型开关块的电源开关电路的LSI装置的恢复动作时的电源域的内部电位的变化。
如图9所示，在时间ta，开始利用转换速率控制型开关块210的电压供给之后，在时间tb1～tb5，分时控制型开关块290内的开关区291依次设为接通状态。
在开关区291成为接通状态的时序，来自接通状态的开关区291的电流以与来自转换速率控制型开关块210的电流不同的路径供给至内部电源线909。通过追加利用该开关区291的内部电源线909的充电，在开关区291接通的时序的内部电位VDDV的上升率，与仅利用转换速率控制型开关块210的电力供给时的电位的上升率相比变高。
如此，除利用转换速率控制型开关块210的电力供给以外，也执行利用分时控制型开关块290的开关区的电力供给，其结果，可缩短电源域的内部电位VDDV达到设为目标的电压值(电源电压VDD)为止的时间。其结果，直至唤醒对象的电源域的驱动开始为止的期间(电源域的从断开状态向接通状态的切换时间)缩短。
如此，通过本实施方式的包含转换速率控制型及分时控制型开关块210、290的电源开关电路20，转换速率控制型开关块210模拟性地使内部电位变化，分时控制型开关块290辅助性地使内部电位VDDV变化。
此外，贯穿直至电源域的内部电位达到电源电压VDD为止的整个期间，在转换速率控制型开关块210的控制下，内部电位上升。因此，在本实施方式中，在电源域190的动作状态从断开状态切换为接通状态时，不会产生过大的突入电流。
即使在开关区291成为接通状态的时序内部电位VDDV上升，此时产生的突入电流的大小也是通过开关区291内的开关单元SC的个数而控制的容许值内的大小。由此，较大的干扰及漏电的产生被抑制。
如所述般，通过本实施方式的LSI装置的电源开关电路20的控制方法，能在过大的突入电流的产生及由电路块的接通/断开的切换时间所引起的处理时间的开销被抑制的状态下将电源域190从断开状态重新启动为接通状态。
其结果，本实施方式的LSI装置可实现耗电的削减及装置的高速化。
(2)第2实施方式
参照图10至图12，对包含第2实施方式的半导体装置(电源开关电路)的LSI装置进行说明。
在本实施方式的LSI装置中，电源开关电路包含控制方式不同的2个开关块，其结果，能够根据使用者说明或LSI/系统的规格而变更电源开关电路20的控制方式(对于电源域的电源电压的供给方式)。
通过利用软件或固件重写外部控制装置7内的控制信息CI，而变更电源开关电路20的控制方式。
通过变更控制信息CI内所示的使能信号的断定时序，而电源开关电路20能以与第1实施方式相同的电路构成变更对于电源域的电源电压的供给方式。
例如，分时控制型开关块290也可根据使用者说明及应用于半导体系统的规格等，而仅通过来自外部控制装置7的控制信号PSW_ENb控制。
如下所述，本实施方式的LSI装置可根据使用者说明及半导体系统的规格，不依存利用分时控制型开关块290的电力供给，而仅利用转换速率控制型开关块210执行对于电源域的电源电压的供给的控制。
利用图10对本实施方式的LSI装置的动作例进行说明。
图10是用来对本实施方式的LSI装置的动作例进行说明的时序图。在图10中，表示电源开关电路的各控制信号的信号变化的时序。
例如，关于本实施方式的LSI装置中所包含的电源开关电路20，通过根据使用者说明及LSI的规格而利用软件(或固件)变更电源开关电路20的控制信息CI，能够变更电源开关电路20的动作。
例如，在本实施方式的LSI装置中，电源开关电路20内的分时控制型开关块290通过与使用者说明及LSI的规格对应的利用软件的控制方式的变更(利用固件的控制信息的变更)，能将多个开关区291统一设为接通状态。
如图10所示，外部控制装置7使转换速率控制型开关块210的使能信号PSW_ENa从L电平转变为H电平。
转换速率控制型开关块210当开关块210内的动作完成时输出H电平的通知信号PSW_ACK。
外部控制装置7是根据控制信息CI，而使分时控制型开关块290的使能信号PSW_ENb以实质上相同的时序从L电平转变为H电平。
例如，使能信号PSW_ENb的信号电平是与通知信号PSW_ACK设定为H电平的时序同步地设定为H电平。此外，使能信号PSW_ENb的信号电平设定为H电平的时序也可与通知信号PSW_ACK设定为H电平的时序不同。
如本动作例般，多个开关区291统一设为接通状态般的分时控制型开关块290的控制不依存于来自转换速率控制型开关块210的通知信号PSW_ACK。
此外，图11是用来对实施方式的开关电路的变化例进行说明的等效电路图。如图11所示，也可在控制信号线961的输入部(例如反相器205的前段)连接选择器209，该选择器209以能通过外部控制装置7选择供给至开关区291-1、291-2内的开关单元SC3的控制信号的方式被供给使能信号PSW_ENb与通知信号PSW_ACK。外部控制装置7对选择器供给控制信号(选择信号)。由此，选择器209能选择使能信号PSW_ENb及通知信号PSW_ACK中的任一者。
通过以上动作，电源电压VDD经由电源开关电路20被供给至电源域190(101～103)。
另外，本实施方式的LSI装置能如图12所示般执行与图10的动作不同的LSI装置的动作。
利用图12，对本实施方式的LSI装置的动作例进行说明。
图12是用来对本实施方式的LSI装置的动作例进行说明的时序图。在图12中，表示电源开关电路的各控制信号的信号变化的时序。
也可在分时控制型开关块290的驱动开始之后开始转换速率控制型开关块210的驱动。这种电源开关电路20的控制方法能通过利用外部控制装置7的使用软件(或固件)的控制信息CI的重写而变更。
如图12所示，在使能信号PSW_ENa维持为L电平的状态下，多个使能信号PSW_ENb1～PSW_ENb5的信号电平依次设定为H电平。多个开关区291在互不相同的时序依次被激活。电源域190经由接通状态的分时控制型开关块290而与电源线900导通。利用各开关区291的电源电压(电力)的供给在互不相同的时序开始。
在使能信号PSW_ENb维持为H电平的状态下，使能信号PSW_ENa设定为H电平。例如，与使能信号PSW_ENb5设定为H电平的时序实质上同时地将使能信号PSW_ENa设定为H电平。
转换速率控制型开关块210的弱开关WS1及强开关SS2依次被激活。由此，电源域190经由接通状态的转换速率控制型开关块210而与电源线900导通。
如此，在利用分时控制型开关块290的电源电压VDD的供给开始之后，开始利用转换速率控制型开关块210的电源电压VDD的供给。
根据来自转换速率控制型开关块210的通知信号PSW_ACK，而分时控制型开关块290内的强开关SS2激活。
通过以上动作，将电源电压VDD经由电源开关电路20供给至电源域。
包含通过图12所示的动作驱动的电源开关电路20的CPU及LSI装置，能获得与通过图8所示的动作驱动的电源开关电路20的控制(电源域的恢复动作)实质上相同的效果。
利用图13，对本实施方式的LSI装置的动作例进行说明。
图13是用来对本实施方式的LSI装置的动作例进行说明的时序图。在图13中，表示电源开关电路的各控制信号的信号变化的时序。
例如，如图12所示，在电源域的休眠(断开状态)时，电源开关电路20内的开关元件的一部分(例如1个或2个开关区)也可维持为接通状态。例如，使能信号PSW_ENb1始终设定为H电平，开关区291-1的开关元件设定为接通状态。
通过接通状态的开关元件(开关区)，在休眠动作时，较小的电力(例如较小的电流)从电源线900供给至内部电源线909，内部电源线909成为电源域190不驱动的程度的较弱的充电状态。
由此，与在休眠时电源开关电路20内的所有开关元件设定为断开状态的情况相比，包含通过图13所示的动作驱动的电源开关电路20的CPU及LSI装置能实现电源域190的高速的恢复动作(唤醒)。
在图13的例子中，以在休眠时电源域190不驱动的方式在休眠状态时设定为接通状态的开关元件(开关区)的个数较设定为断开状态的开关元件的个数少。另外，在休眠状态时设定为接通状态的开关元件的个数优选以满足电源域190内的耗电减少的方式进行设定。
此外，在图13中，表示在图8所示的电源开关电路20的控制方法中开关元件的一部分(开关区)在电源域190的断开状态时接通的例子。但是，在图10及图12的电源开关电路20的控制方法中，为了电源域190的高速的恢复动作，在电源域190的休眠时，一部分开关元件(开关区)也可接通。
如本实施方式般，通过电源开关电路20的控制信息CI利用软件重写，不较大地变更电源开关电路20的内部构成即可根据使用者说明或LSI装置的规格/设计等而灵活地变更包含2个控制方式不同的开关块210、290的电源开关电路20的动作。
其结果，本实施方式的LSI装置能提高系统LSI的设计的灵活性，能缩短LSI装置及半导体系统的设计期间，能削减LSI装置及半导体系统的制造成本。
所述各实施方式的半导体集成电路内所包含的开关电路20可应用于除CPU以外的装置例如图像传感器、半导体存储器等。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (16)

1.一种半导体装置，其特征在于包含：
电压线，被施加第1电压；
第1电路，使用所述第1电压进行动作；及
第2电路，对所述电压线与所述第1电路的连接进行控制；且
所述第2电路包含：
至少1个第1开关电路，包含多个第1开关单元；及
第2开关电路，包含多个开关区；
所述多个第1开关单元根据第1控制信号而将所述第1电路与所述电压线连接；
所述多个开关区根据与所述第1控制信号不同的多个第2控制信号而将所述第1电路与所述电压线连接；
所述第1开关电路在所述多个第1开关单元依次被接通后输出第3控制信号；且
所述多个开关区的第1开关区根据所述第3控制信号以及所述多个第2控制信号的第1信号而被接通。
2.根据权利要求1所述的半导体装置，其特征在于：所述第3控制信号表示经由所述第1开关电路的所述第1电路与所述电压线的连接已完成。
3.根据权利要求1所述的半导体装置，其特征在于：所述第1开关电路根据所述第1控制信号而产生所述第3控制信号。
4.根据权利要求1所述的半导体装置，其特征在于：所述多个第2控制信号的各个在互不相同的时序被断定，
所述多个开关区的各个分别根据所述多个第2控制信号而在互不相同的时序被接通。
5.根据权利要求1所述的半导体装置，其特征在于：所述多个第2控制信号在同时的时序被断定，
所述多个开关区分别根据所述多个第2控制信号而在同时的时序被接通。
6.根据权利要求1所述的半导体装置，其特征在于：在所述第1电路设定为非驱动状态的期间，
所述第1开关电路被断开，
所述多个开关区中至少1个开关区被接通，且剩余的开关区被断开。
7.根据权利要求1所述的半导体装置，其特征在于：
所述多个第1开关单元的至少一个包含通过所述第1控制信号而被控制的第1及第2开关元件；
所述第2开关元件在所述第1开关元件被接通后被接通，且
所述第2开关元件的驱动力大于所述第1开关元件的驱动力。
8.根据权利要求1所述的半导体装置，其特征在于：所述第1开关区包含至少一个第2开关单元，
所述第2开关单元包含通过所述第1信号而被控制的第3开关元件、及通过所述第3控制信号而被控制的第4开关元件；
所述第4开关元件在所述第3开关元件被接通后被接通，且
所述第4开关元件的驱动力大于所述第3开关元件的驱动力。
9.根据权利要求1所述的半导体装置，其特征在于：
所述第1开关区包含至少1个第2开关单元，
所述多个开关区中的第2开关区包含至少1个第3开关单元，
所述多个第1开关单元是在从第1时刻至第2时刻为止的第1期间内连续地被接通，
所述第2开关单元在所述第1期间内不同于所述第1时刻和第2时刻的第3时刻被接通，
所述第3开关单元在所述第1期间内不同于所述第1时刻、第2时刻和第3时刻的第4时刻被接通。
10.一种半导体系统，其特征在于包含：
半导体装置，包含被施加第1电压的电压线、使用所述第1电压进行动作的第1电路、及对所述电压线与所述第1电路的连接进行控制的第2电路；及
控制器，控制所述半导体装置；且
所述第2电路包含：
至少1个第1开关电路，包含多个第1开关单元；及
第2开关电路，包含多个开关区；
所述多个第1开关单元根据第1控制信号而将所述第1电路与所述电压线连接；及
所述多个开关区根据不同于所述第1控制信号的多个第2控制信号而将所述第1电路与所述电压线连接；
所述第1开关电路在所述多个第1开关单元依次被接通后输出第3控制信号；且
所述多个开关区的第1开关区根据所述第3控制信号及所述多个第2控制信号的第1信号而被接通。
11.根据权利要求10所述的半导体系统，其特征在于：所述多个第2控制信号的各个在互不相同的时序被断定，
所述多个开关区的各个根据所述多个第2控制信号在互不相同的时序分别被接通。
12.根据权利要求10所述的半导体系统，其特征在于：所述多个第2控制信号在同时的时序被断定，
所述多个开关区根据所述多个第2控制信号在同时的时序分别被接通。
13.根据权利要求10所述的半导体系统，其特征在于：在所述第1电路设定为非驱动状态的期间，
所述第1开关电路被断开，
所述多个开关区中至少1个开关区被接通，且剩余的开关区被断开。
14.根据权利要求10所述的半导体系统，其特征在于：
所述多个第1开关单元的至少一个包含通过所述第1控制信号而被控制的第1及第2开关元件；
所述第2开关元件在所述第1开关元件被接通后被接通，且
所述第2开关元件的驱动力大于所述第1开关元件的驱动力。
15.根据权利要求10所述的半导体系统，其特征在于：所述第1开关区包含至少一个第2开关单元，
所述第2开关单元包含通过所述第1信号而被控制的第3开关元件、及通过所述第3控制信号而被控制的第4开关元件；
所述第4开关元件在所述第3开关元件被接通后被接通，且
所述第4开关元件的驱动力大于所述第3开关元件的驱动力。
16.根据权利要求10所述的半导体系统，其特征在于：所述控制器包含用来控制所述第1及第2开关电路的控制信息。
CN201510959074.2A 2014-12-22 2015-12-18 半导体装置及半导体系统 Active CN105718021B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014259422A JP6320290B2 (ja) 2014-12-22 2014-12-22 半導体集積回路
JP2014-259422 2014-12-22

Publications (2)

Publication Number Publication Date
CN105718021A CN105718021A (zh) 2016-06-29
CN105718021B true CN105718021B (zh) 2019-03-12

Family

ID=54146955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510959074.2A Active CN105718021B (zh) 2014-12-22 2015-12-18 半导体装置及半导体系统

Country Status (5)

Country Link
US (1) US9608625B2 (zh)
EP (1) EP3046258B1 (zh)
JP (1) JP6320290B2 (zh)
CN (1) CN105718021B (zh)
TW (1) TWI596902B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6602278B2 (ja) * 2016-09-16 2019-11-06 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131999A (zh) * 2006-08-25 2008-02-27 富士通株式会社 半导体集成电路及其测试方法
CN102622027A (zh) * 2011-01-28 2012-08-01 拉碧斯半导体株式会社 电压识别装置以及时钟控制装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101765973A (zh) * 2007-09-27 2010-06-30 松下电器产业株式会社 半导体集成电路装置、通信装置、信息再生装置、图像显示装置、电子装置、电子控制装置以及移动体
US7977822B2 (en) * 2007-11-05 2011-07-12 Arm Limited Dynamically changing control of sequenced power gating
US7586325B1 (en) 2007-12-03 2009-09-08 Lattice Semiconductor Corporation Integrated circuit having independent voltage and process/temperature control
JP2009151573A (ja) 2007-12-20 2009-07-09 Fujitsu Microelectronics Ltd 半導体集積回路
JP4535134B2 (ja) * 2008-01-16 2010-09-01 ソニー株式会社 半導体集積回路およびその電源制御方法
JP2009264948A (ja) * 2008-04-25 2009-11-12 Sony Corp 半導体装置
JP2010093318A (ja) * 2008-10-03 2010-04-22 Panasonic Corp 半導体集積回路及びｌｓｉシステム
JP2010258267A (ja) 2009-04-27 2010-11-11 Toshiba Corp 半導体集積装置
JP2011243794A (ja) 2010-05-19 2011-12-01 Renesas Electronics Corp 半導体装置、電源スイッチの制御方法及びその設計方法
JP5576248B2 (ja) * 2010-11-19 2014-08-20 ルネサスエレクトロニクス株式会社 電源スイッチ回路
JP5163761B2 (ja) * 2011-02-09 2013-03-13 富士ゼロックス株式会社 電力供給制御装置、画像処理装置、電力供給制御プログラム
JP2012248674A (ja) * 2011-05-27 2012-12-13 Renesas Electronics Corp 半導体集積回路
US8581637B2 (en) * 2011-06-29 2013-11-12 Intel Corporation Low-power, low-latency power-gate apparatus and method
JP2013125774A (ja) * 2011-12-13 2013-06-24 Toshiba Corp 半導体集積回路装置
KR102022355B1 (ko) 2012-07-10 2019-09-18 삼성전자주식회사 파워 게이팅 회로
FR2999832A1 (fr) * 2012-12-14 2014-06-20 St Microelectronics Sa Procede et dispositif de gestion d'une mise sous tension d'un domaine d'un circuit electronique
JP2015053612A (ja) * 2013-09-06 2015-03-19 株式会社東芝 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131999A (zh) * 2006-08-25 2008-02-27 富士通株式会社 半导体集成电路及其测试方法
CN102622027A (zh) * 2011-01-28 2012-08-01 拉碧斯半导体株式会社 电压识别装置以及时钟控制装置

Also Published As

Publication number Publication date
JP2016119422A (ja) 2016-06-30
CN105718021A (zh) 2016-06-29
TW201635704A (zh) 2016-10-01
US9608625B2 (en) 2017-03-28
EP3046258A2 (en) 2016-07-20
TWI596902B (zh) 2017-08-21
EP3046258A3 (en) 2016-10-12
JP6320290B2 (ja) 2018-05-09
US20160182041A1 (en) 2016-06-23
EP3046258B1 (en) 2020-06-03

Similar Documents

Publication Publication Date Title
TWI546656B (zh) 電源控制電路
TWI669587B (zh) 電子裝置中的功率閘控及用於設計該裝置的電腦實施方法
KR101854329B1 (ko) 집적 회로용 전력 멀티플렉서
KR20130001133A (ko) 전력의 게이트 제어를 통한 집적 회로
CN104272388A (zh) 存储器装置的超深断电模式
US8723592B2 (en) Adjustable body bias circuit
JP5333219B2 (ja) 半導体集積回路
CN105718021B (zh) 半导体装置及半导体系统
CN110377348B (zh) 间歇节能逻辑向可配置逻辑块提供休眠的方法和系统
KR20150105971A (ko) 싱글-엔드 고전압 입력-가능 비교기 회로
JP2014038382A (ja) 半導体装置とその電源制御方法
CN104426528B (zh) 多电压输入缓冲器及其相关方法
CN105529693A (zh) 一种集成电路内部esd保护电路
TWI618355B (zh) 用於功率門控晶片器件中的硬體部件的方法和裝置
CN107688383A (zh) 电流断路电路、具有其的半导体器件及其操作方法
Asada Low-power technology for image-processing LSIs
US9772668B1 (en) Power shutdown with isolation logic in I/O power domain
CN103019290A (zh) 一种电流源启动电路
US20150046722A1 (en) Driver circuit of semiconductor apparatus
CN107346164A (zh) 一种电源管理系统
US20080155170A1 (en) Utilization of scan structures and on-chip memory for retaining block state information during power down
Tang et al. A 70µW/MHz ultra-low voltage microcontroller SPARK
CN102033567A (zh) 静态功耗为零适用于基准电压/电流源的启动电路
CN103701451A (zh) 一种输入驱动的多米诺电路设计
Yong OFF stage leakage analysis from Power Gating application in deep sub-micron technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant