CN105655404B - 低温多晶硅薄膜晶体管及其制作方法 - Google Patents
低温多晶硅薄膜晶体管及其制作方法 Download PDFInfo
- Publication number
- CN105655404B CN105655404B CN201511028788.8A CN201511028788A CN105655404B CN 105655404 B CN105655404 B CN 105655404B CN 201511028788 A CN201511028788 A CN 201511028788A CN 105655404 B CN105655404 B CN 105655404B
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- grid
- insulating layer
- grid insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 45
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title claims abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 238000001259 photo etching Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 26
- 239000010408 film Substances 0.000 abstract description 15
- 239000010409 thin film Substances 0.000 abstract description 15
- 230000004913 activation Effects 0.000 abstract description 8
- 238000010276 construction Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005984 hydrogenation reaction Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
Abstract
本发明涉及一种低温多晶硅薄膜晶体管及其制作方法，该方法步骤如下：提供基板；在基板上依次沉积缓冲层、非晶硅层，进行激光照射，使非晶硅层变为多晶硅层，即有源层；在缓冲层、有源层上依次沉积第一栅极绝缘层、第二栅极绝缘层、第一金属层，并进行高温活化，再对第一金属层进行光刻、蚀刻，形成栅极；在栅极绝缘层、栅极上沉积介电层；在介电层、第一栅极绝缘层、第二栅极绝缘层内部沉积第一接触孔和第二接触孔；在第一接触孔和第二接触孔上分别沉积源极和漏极。采用本方法制得的薄膜晶体管能有效降低多晶硅的结构缺陷，提升薄膜晶体管的性能。
Description
技术领域
本发明涉及显示技术领域，具体是一种低温多晶硅薄膜晶体管及其制作方法。
背景技术
薄膜晶体管(TFT、Thin Film Transistor)在液晶显示装置中作为开关元件使用，其具有较低的电源消耗、较小的体积和较低的驱动电压等特点，非常适用于电脑、笔记本及其它装置的显示设备。目前的液晶显示装置中，薄膜晶体管的活性层主要采用非晶硅(amorphous silicon、a-Si)，但是采用非晶硅作为活性层的薄膜晶体管迁移率很低，难以满足外围电路的驱动要求，因此采用低温多晶硅(Low Temperature Poly-silicon、LTPS)代替非晶硅的技术应运而生。
低温多晶硅的迁移率可高达至100cm2/V.S，能够满足外围电动的驱动要求，比非晶硅更加适用于薄膜晶体管的活性层，可实现比非晶硅薄膜晶体管更加小型化。制作低温多晶硅薄膜晶体管结构的原理主要是利用准分子镭射作为热源，投射于非晶硅结构的玻璃基板上，使非晶硅结构基板吸收准分子镭射的能量后，转变为多晶硅结构。
如图1所示，为现有的低温多晶硅薄膜晶体管，其制作工艺流程如下：首先在基板1上依次形成缓冲层2、非晶硅层，非晶硅层经过激光照射实现结晶转变为多晶硅层，再对多晶硅层进行蚀刻形成多个多晶硅岛，以形成薄膜晶体管的有源层。有源层进一步通过掺杂形成第一沟道51、N+区域52、N-区域53、第二沟道54、P+区域55，并在此基础上形成栅极绝缘层6和栅极71，通过光刻、蚀刻得到栅极图形。之后，再形成介电层8，并在350-700℃的温度条件下，进行高温活化，然后再形成源极和漏极，进而完成低温多晶硅薄膜晶体管的制作。
上述工艺流程中，由于多晶硅内部与表面具有一定缺陷，因此需要通过高温活化和氢化工艺来降低缺陷。在常规的工艺流程中，高温活化和氢化步骤是在形成栅极、介电层之后进行的，通过高温制程使介电层内的H+扩散到多晶硅中以弥补多晶硅的缺陷。但是由于介电层距离多晶硅较远，故活化和氢化的效果并不理想，因而容易造成TFT器件电性异常等问题。
发明内容
为克服现有技术的不足，本发明的目的在于提供一种低温多晶硅薄膜晶体管及其制作方法，通过该方法制得的薄膜晶体管能够有效降低多晶硅的缺陷，提升薄膜晶体管的性能。
本发明提供一种低温多晶硅薄膜晶体管，包括：
基板；形成于所述基板上的缓冲层；形成于所述缓冲层上的有源层，所述有源层为多晶硅层；形成于所述缓冲层、所述有源层上的第一栅极绝缘层；形成于所述第一栅极绝缘层上的第二栅极绝缘层；形成于所述第二栅极绝缘层上的栅极；形成于所述第二栅极绝缘层、所述栅极上的介电层；在所述介电层、所述第一栅极绝缘层、所述第二栅极绝缘层的内部分别形成有第一接触孔和第二接触孔，在所述第一接触孔与所述第二接触孔上分别形成源极与漏极。
进一步地，所述有源层包括分别形成于所述缓冲层上的第一有源层和第二有源层；通过对所述第一有源层进行掺杂形成的第一沟道、N+区域和N-区域，所述N+区域位于外侧，所述N-区域位于所述N+区域内侧，所述第一沟道位于所述N-区域内侧；通过对所述第二有源层进行掺杂形成的第二沟道和P+区域，所述第二沟道位于所述P+区域的内侧；所述第一栅极绝缘层形成于所述缓冲层、所述第一沟道、N+区域、N-区域、第二沟道、P+区域上。
优选地，所述栅极材料为金属Mo。
优选地，所述基板为玻璃基板。
可选地，所述缓冲层为氮化硅层或二氧化硅层中的一种或两种组合。优选地，所述缓冲层为氮化硅层。
可选地，所述第一栅极绝缘层、所述第二栅极绝缘层为氮化硅层或二氧化硅层中的一种或两种组合。
优选地，所述第一栅极绝缘层为二氧化硅层，所述第二栅极绝缘层为氮化硅层。
除此之外，本发明还提供一种上述低温多晶硅薄膜晶体管的制作方法，包括以下步骤：
提供基板；在所述基板上沉积缓冲层；在所述缓冲层上沉积非晶硅层，进行激光照射，使所述非晶硅层变为多晶硅层，所述多晶硅层为有源层；在所述缓冲层、所述有源层上沉积第一栅极绝缘层；在所述第一栅极绝缘层上沉积第二栅极绝缘层；在所述第二栅极绝缘层上沉积第一金属层，在350-700℃的温度条件下进行活化和氢化，对所述第一金属层进行光刻、刻蚀形成栅极；在所述第二栅极绝缘层、所述栅极上沉积第二金属层介电层；在所述介电层、所述第一栅极绝缘层、所述第二栅极绝缘层内部沉积第一接触孔和第二接触孔；在所述第一接触孔和所述第二接触孔上分别沉积源极和漏极。
其中，在350-700℃的温度条件下进行活化和氢化中，350-700℃的温度条件包括了该数值范围内的任一点值，例如进行活化和氢化的温度为350℃、400℃、450℃、500℃、550℃、600℃、650℃或700℃。
进一步地，所述有源层包括第一有源层和第二有源层，在所述制作方法中，使所述非晶硅层变为所述多晶硅层后，对所述多晶硅层进行光刻、蚀刻，形成所述第一有源层和所述第二有源层。
进一步地，通过对所述第一有源层进行掺杂形成第一沟道、N+区域和N-区域，所述N+区域位于外侧，所述N-区域位于所述N+区域内侧，所述第一沟道位于所述N-区域内侧；通过对所述第二有源层进行掺杂形成第二沟道和P+区域，所述第二沟道位于所述P+区域的内侧；所述第一栅极绝缘层形成于所述缓冲层、所述第一沟道、N+区域、N-区域、第二沟道、P+区域上。
优选地，所述基板为玻璃基板。
可选地，所述缓冲层为氮化硅层或二氧化硅层中的一种或两种组合。优选地，所述缓冲层为氮化硅层。
可选地，所述第一栅极绝缘层、所述第二栅极绝缘层为氮化硅层或二氧化硅层中的一种或两种组合。
优选地，所述第一栅极绝缘层为二氧化硅层，所述第二栅极绝缘层为氮化硅层。
可选地，在本发明中涉及沉积的方法为化学气相沉积方法或物理气相沉积方法。
可选地，在本发明中涉及激光照射的方法为准分子激光退火(ELA)或固相结晶(Solid Phase Crystallization，SPC)方法。
与现有技术相比，本发明的有益效果如下：
本发明中在沉积第一金属层之后、沉积介电层之前即进行高温活化和氢化步骤，由于第一金属层的覆盖，提高了对热能的利用率，有利于B+、P+原子的扩散，因而能够增加活化效果。与此同时，本发明中在第一栅极绝缘层上多沉积了一层第二栅极绝缘层，该层距离多晶硅层的表面较近，且上方有金属(即栅极)保护，有利于第二栅极绝缘层中的H+向下扩散，从而提升氢化效果，降低多晶硅的结构缺陷，由此来提升薄膜晶体管的整体性能。
附图说明
图1是现有技术中低温多晶硅薄膜晶体管的结构示意图。
图2至图10是实施例低温多晶硅薄膜晶体管的制作流程。
具体实施方式
本实施例提供一种低温多晶硅薄膜晶体管，其制作方法如下：
如图2所示，提供一玻璃基板1，使用化学气相沉积(CVD，Chemical VaporDeposition)方法在玻璃基板1上依次沉积缓冲层2、非晶硅层31，其中缓冲层为氮化硅层。采用准分子激光退火(ELA，Excimer Laser Annel)或固相结晶(SPC，Solid PhaseCrystallization)方法使非晶硅层3转变为多晶硅层，再通过光刻、蚀刻工艺对多晶硅层定义出如图3所示的两个多晶硅岛图形，这两个多晶硅岛即为有源层，其中位于左侧的为第一有源层41，位于右侧的为第二有源层42。
接着，如图4所示，通过对第一有源层41进行掺杂形成第一沟道51、N+区域52和N-区域53。其中，N+区域52位于外侧且相对设置，N-区域53位于N+区域52内侧且相对设置，第一沟道51位于N-区域53内侧。通过对第二有源层42进行掺杂形成第二沟道54和P+区域55。其中，P+区域55位于外侧且相对设置，第二沟道54位于P+区域55内侧。
接着，如图5所示，使用化学气相沉积方法在缓冲层2、第一沟道51、N+区域52、N-区域53、第二沟道54和P+区域55上沉积形成第一栅极绝缘层61，并将第一沟道51、N+区域52、N-区域53、第二沟道54和P+区域55包覆在该第一栅极绝缘层61中，该第一栅极绝缘层为二氧化硅层。接着，使用化学气相沉积方法在第一栅极绝缘层上沉积第二栅极绝缘层62，该第二栅极绝缘层为氮化硅层。
接着，如图6所示，采用物理气相沉积(PVD，Physical Vapor Deposition)方法在第二栅极绝缘层62上沉积第一金属层7，该第一金属层采用金属Mo。接着，在500℃的温度条件下从第一金属层7上方进行活化和氢化100，再对第一金属层7进行光刻、蚀刻得到栅极71(如图7所示)。在本实施例中，高温活化和氢化步骤在沉积第一金属层之后进行，此时由于第一金属层的覆盖，能提升热能的利用率，有利于B+、P+原子的扩散，因而能够增加活化效果。此外，本实施例在第一栅极绝缘层的基础上，又沉积了第二栅极绝缘层结构，该第二栅极绝缘层向下距离多晶硅层表面较近，向上则有第一金属层的保护，有利区第二栅极绝缘层中的H+向下扩散，从而提升清华效果，降低多晶硅的结构缺陷，从而提升了薄膜晶体管的整体性能。
之后，如图8所示，再采用化学气相沉积方法在栅极71、第二栅极绝缘层62上沉积形成介电层8，并将栅极7包覆于介电层8中。接着，通过光刻、蚀刻工艺针对介电层8、第一栅极绝缘层61、第二栅极绝缘层62进行定义，形成如图9所示的第一接触孔91、93和第二接触孔92、94，使第一接触孔和第二接触孔分别连通至第一有源层和第二有源层，具体是第一接触孔91、第二接触孔92连接至第一有源层的N+区域，第一接触孔91、第二接触孔92连接至第二有源层的P+区域。
接着，在第一接触孔91、93和第二接触孔92、94的上，使用化学气相沉积方法沉积形成第二金属层，并通过光刻和蚀刻工艺定义出如图10所示的源极95、97和漏极96、98，从而完成低温多晶硅薄膜晶体管的制作。
在本发明中，光刻是指通过一系列生产步骤，将晶圆表面薄膜的特定部分除去的工艺。在此之后，晶圆表面会留下带有微图形结构的薄膜。通过光刻工艺过程，最终在晶圆上保留的是特征图形部分。该技术属于本领域在制备薄膜晶体管时的常用工艺技术，在此不再赘述。
蚀刻工艺是指将材料使用化学反应或物理撞击作用而移除的技术。该技术属于本领域在制备薄膜晶体管时的常用工艺技术，在此不再赘述。
以上所述为本发明的具体实施方式，其目的是为了清楚说明本发明而作的举例，并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (5)
1.一种低温多晶硅薄膜晶体管的制作方法，其特征在于，所述制备方法包括以下步骤：
提供基板；在所述基板上沉积缓冲层；在所述缓冲层上沉积非晶硅层，进行激光照射，使所述非晶硅层变为多晶硅层，所述多晶硅层为有源层；在所述缓冲层、所述有源层上沉积第一栅极绝缘层；在所述第一栅极绝缘层上沉积第二栅极绝缘层；在所述第二栅极绝缘层上沉积第一金属层，在350-700℃的温度条件下进行活化和氢化，对所述第一金属层进行光刻、蚀刻形成栅极；在所述第二栅极绝缘层、所述栅极上沉积介电层；在所述介电层、所述第一栅极绝缘层、所述第二栅极绝缘层内部沉积第一接触孔和第二接触孔；在所述第一接触孔和所述第二接触孔上分别沉积源极和漏极。
2.如权利要求1所述的制作方法，其特征在于：所述有源层包括第一有源层和第二有源层，在所述制作方法中，使所述非晶硅层变为所述多晶硅层后，对所述多晶硅层进行光刻、蚀刻，形成所述第一有源层和所述第二有源层。
3.如权利要求2所述的制作方法，其特征在于：通过对所述第一有源层进行掺杂形成第一沟道、N+区域和N-区域，所述N+区域位于外侧，所述N-区域位于所述N+区域内侧，所述第一沟道位于所述N-区域内侧。
4.如权利要求3所述的制作方法，其特征在于；通过对所述第二有源层进行掺杂形成第二沟道和P+区域，所述第二沟道位于所述P+区域的内侧；所述第一栅极绝缘层形成于所述缓冲层、所述第一沟道、N+区域、N-区域、第二沟道、P+区域上。
5.如权利要求1至3任一项所述的制作方法，其特征在于：所述栅极材料为金属Mo。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511028788.8A CN105655404B (zh) | 2015-12-31 | 2015-12-31 | 低温多晶硅薄膜晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511028788.8A CN105655404B (zh) | 2015-12-31 | 2015-12-31 | 低温多晶硅薄膜晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105655404A CN105655404A (zh) | 2016-06-08 |
| CN105655404B true CN105655404B (zh) | 2019-07-26 |
Family
ID=56490927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201511028788.8A Active CN105655404B (zh) | 2015-12-31 | 2015-12-31 | 低温多晶硅薄膜晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105655404B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109075204B (zh) * | 2016-10-12 | 2021-11-05 | 京东方科技集团股份有限公司 | 薄膜晶体管、具有该薄膜晶体管的阵列基板、显示面板和显示装置、及其制造方法 |
| CN106407963A (zh) * | 2016-11-16 | 2017-02-15 | 信利（惠州）智能显示有限公司 | 指纹识别结构的制作方法 |
| US11069724B2 (en) | 2018-01-12 | 2021-07-20 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate, manufacturing method thereof and display device using the same |
| CN108288619A (zh) * | 2018-01-12 | 2018-07-17 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及其制作方法、显示装置 |
| CN108598172B (zh) * | 2018-04-28 | 2019-08-13 | 武汉华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1567550A (zh) * | 2003-07-04 | 2005-01-19 | 统宝光电股份有限公司 | 低温多晶硅薄膜晶体管的制作方法 |
| CN103730364A (zh) * | 2012-10-15 | 2014-04-16 | 群康科技(深圳)有限公司 | 低温多晶硅薄膜晶体管、其制备方法及显示设备 |
| CN104409346A (zh) * | 2014-10-17 | 2015-03-11 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示装置 |
| CN105097550A (zh) * | 2015-08-04 | 2015-11-25 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI222225B (en) * | 2003-07-24 | 2004-10-11 | Au Optronics Corp | Manufacturing method of low-temperature polysilicon thin-film transistor |
-
2015
- 2015-12-31 CN CN201511028788.8A patent/CN105655404B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1567550A (zh) * | 2003-07-04 | 2005-01-19 | 统宝光电股份有限公司 | 低温多晶硅薄膜晶体管的制作方法 |
| CN103730364A (zh) * | 2012-10-15 | 2014-04-16 | 群康科技(深圳)有限公司 | 低温多晶硅薄膜晶体管、其制备方法及显示设备 |
| CN104409346A (zh) * | 2014-10-17 | 2015-03-11 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示装置 |
| CN105097550A (zh) * | 2015-08-04 | 2015-11-25 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105655404A (zh) | 2016-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105655404B (zh) | 低温多晶硅薄膜晶体管及其制作方法 | |
| US9761447B2 (en) | Method for manufacturing TFT substrate and TFT substrate manufactured thereof | |
| WO2015165164A1 (zh) | 低温多晶硅薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| CN101556968B (zh) | 薄膜晶体管和其制造方法以及有机发光二极管显示装置 | |
| CN102651337A (zh) | 一种多晶硅tft阵列基板的制造方法 | |
| CN105304500B (zh) | N型tft的制作方法 | |
| CN105374882A (zh) | 一种低温多晶硅薄膜晶体管及其制备方法 | |
| CN104681624A (zh) | 单晶硅基底tft器件 | |
| CN104599959A (zh) | 低温多晶硅tft基板的制作方法及其结构 | |
| CN104600028A (zh) | 低温多晶硅tft基板的制作方法及其结构 | |
| CN105304641A (zh) | 一种低温多晶硅tft阵列基板的制造方法 | |
| JP2700277B2 (ja) | 薄膜トランジスタの作製方法 | |
| TW200423407A (en) | Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor | |
| CN104078621B (zh) | 低温多晶硅薄膜晶体管、其制备方法及阵列基板与显示装置 | |
| CN109841581B (zh) | 薄膜晶体管及其制备方法、阵列基板、显示面板及装置 | |
| US10629746B2 (en) | Array substrate and manufacturing method thereof | |
| CN106952963B (zh) | 一种薄膜晶体管及制作方法、阵列基板、显示装置 | |
| CN104900491A (zh) | 薄膜晶体管及其制作方法、显示装置 | |
| US10516058B2 (en) | Low temperature polysilicon thin film transistor and preparation method thereof | |
| US7435667B2 (en) | Method of controlling polysilicon crystallization | |
| CN106057677B (zh) | 低温多晶硅薄膜晶体管的制作方法 | |
| CN105789052A (zh) | 一种低温多晶硅薄膜晶体管的制备方法及产品 | |
| JP2805035B2 (ja) | 薄膜トランジスタ | |
| CN207503978U (zh) | 阵列基板和显示装置 | |
| CN101728436A (zh) | 薄膜晶体管元件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |