CN105609546A - 包括空沟槽结构的半导体器件及其制造方法 - Google Patents
包括空沟槽结构的半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN105609546A CN105609546A CN201510614326.8A CN201510614326A CN105609546A CN 105609546 A CN105609546 A CN 105609546A CN 201510614326 A CN201510614326 A CN 201510614326A CN 105609546 A CN105609546 A CN 105609546A
- Authority
- CN
- China
- Prior art keywords
- groove
- etching
- substrate
- layer
- metal level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 238000002161 passivation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 239000006227 byproduct Substances 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000004377 microelectronic Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 40
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001412 amines Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 240000004859 Gamochaeta purpurea Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H01L29/4236—
-
- H01L29/861—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J19/00—Details of vacuum tubes of the types covered by group H01J21/00
- H01J19/02—Electron-emitting electrodes; Cathodes
- H01J19/24—Cold cathodes, e.g. field-emissive cathode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J21/00—Vacuum tubes
- H01J21/02—Tubes with a single discharge path
- H01J21/04—Tubes with a single discharge path without control means, i.e. diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J21/00—Vacuum tubes
- H01J21/02—Tubes with a single discharge path
- H01J21/06—Tubes with a single discharge path having electrostatic control means only
- H01J21/10—Tubes with a single discharge path having electrostatic control means only with one or more immovable internal control electrodes, e.g. triode, pentode, octode
- H01J21/105—Tubes with a single discharge path having electrostatic control means only with one or more immovable internal control electrodes, e.g. triode, pentode, octode with microengineered cathode and control electrodes, e.g. Spindt-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H01L29/6609—
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及包括空沟槽结构的半导体器件及其制造方法。该方法基于以下步骤：在包括衬底和至少一个绝缘层的本体(30)中形成沟槽(41)；以及在本体上方沉积金属层(46)，用于封闭沟槽的口。通过选择性地刻蚀本体形成沟槽，其中反应副产物在沟槽的壁上沉积并且形成沿着沟槽的壁的钝化层和在沟槽的口附近的限制元件(45)。
Description
技术领域
本发明涉及用于制造包括空沟槽结构的半导体器件的方法和使用所述方法获得的半导体器件。
背景技术
在目前的上下文中，术语“空沟槽”指的是沟槽(或一些其他任何形状的腔)未被填充的事实，与在沟槽自身内部存在的压强的情况无关。
在半导体器件中，有时候需要提供空沟槽。例如，正在研究其中存在在顶部由通过金属层(例如铝)封闭的非常深的沟槽的空沟道晶体管器件(也被称作“微型真空管”或“真空微电子器件”-VMD)，该空沟道晶体管器件作为离子发射器元件操作。
空沟槽微电子器件的实施例的示例及其制造方法例如描述在以本申请人的名义在2013年5月31日提交的意大利专利申请MI2013A000897中，如在下文中所描述的。
参考图1，空沟槽器件1包括诸如硅的重掺杂的半导体材料的衬底2、在衬底1上方延伸的层4-6的堆叠3、贯穿堆叠3的厚度延伸直到衬底1的沟槽或孔10以及在堆叠3上方延伸并且在顶部封闭沟槽10的阴极金属区域11。在本文中，沟槽10处于负压强的情况下，并且因此被定义为“真空孔”。
这里，层的堆叠3包括在衬底2上的第一绝缘层4、由例如多晶硅组成的半导体层5和在半导体层5上的第二绝缘层6。
接触结构12在阴极金属区域11上方形成，并且阳极金属层13在衬底2下方延伸。
氮化硅的钝化层15涂覆沟槽10的侧壁。
器件1如下获得：层4-6依次沉积在衬底2上；然后，使用抗蚀剂掩膜，在不同的装置中并且使用合适的刻蚀溶剂依次化学刻蚀层4-6。接下来，以高保形的方式沉积钝化层15，并且然后从沟槽10的底部并且从第二绝缘层6上方的沟槽10的外部部分去除钝化层15。然后，在顶部封闭沟槽10并且形成阴极金属区域11的例如由铝组成的金属层以非保形的方式沉积并且光刻成形。
在器件的实际制造中，已经注意到金属层的沉积中的困难是形成阴极区域11。实际上，即便使用非保形材料和沉积技术，并不总是可以保证金属不大量地穿透到沟槽10中。另一方面，考虑到在沟槽10中的任何可能的金属迹线可以造成不能轻易地与阴极金属区域的发射区分的漏电，确定器件的不总正确的操作，因此沟槽内的金属粒子的存在是不利的。
发明内容
因此，期望金属层(包括阴极区域)只在沟槽上方延伸并且不穿透其中。
考虑到不存在停止结构，也考虑到在某些应用中存在负压强的情况，也和其他空沟槽半导体产品一样，满足该要求并不简单。
因此，本发明的目标是提供将克服现有技术的缺点的方法和器件。
根据本发明，提供了一种用于制造微电子半导体器件的方法，包括：在本体中形成沟槽，所述沟槽具有侧壁和口；以及在所述本体上方沉积金属层，所述金属层封闭所述沟槽的所述口，其中形成沟槽包括执行对所述本体的选择性刻蚀，由此在所述沟槽的所述口附近形成限制元件的情况下，形成反应副产物并且使得所述反应副产物在所述沟槽的壁上沉积。
根据本发明，提供了一种微电子半导体器件，包括：本体；沟槽，在所述本体中延伸，所述沟槽具有侧壁和口；限制元件，在所述沟槽的所述口附近延伸，所述限制元件由刻蚀反应副产物形成；以及金属层，在所述本体上方，所述金属层封闭所述沟槽的所述口而不穿透到所述沟槽中。
在实践中，为了防止金属材料穿透到沟槽中，在其刻蚀的至少一部分期间，聚合类型的反应的产物如所沉积的那样留在沟槽的壁上，而不是随着后续的抗蚀剂去除工艺而去除。以这种方式，在这些上形成钝化层，在沟槽的口附近该钝化层形成限制口本身的区域的某种收窄。通过适当地调节刻蚀条件，所述收窄形成“领”元件，该领元件防止例如铝的金属材料在后续的阴极层的沉积步骤中穿透到沟槽中。此外，领形成了某种“模具”，该模具造成尖状的阴极区域，优化了完成的器件。
附图说明
为了更好地理解本发明，现在参考附图，仅通过非限制性的示例来描述其优选实施例，其中：
-图1是真空微电子器件(VMD)的横截面；
-图2-图6示出了根据本方法的一个实施例的、在真空微电子器件的制造的连续步骤中穿过半导体材料的晶圆的横截面；以及
-图7是穿过本微电子器件的实施例的横截面图。
具体实施方式
用于制造上文中的器件的本方法的实施例参考着图2-图7在下文中描述。
特别地，所描述的方法涉及诸如二极管、三极管、四极管、五极管或一些具有类似基本结构的其他器件的空沟槽微电子半导体器件的制造。
初始地(图2)，在诸如单晶硅的重掺杂半导体材料的衬底31上形成层的堆叠32。由衬底31和堆叠32组成的整体形成本体30，例如晶圆。
衬底31通常是N型的，例如掺杂有磷，并且具有近似4mΩ·cm的电阻率。
在这里堆叠32包括第一绝缘层33、导电层34和第二绝缘层35。
例如，第一绝缘层33由通过化学气相沉积(CVD)形成的具有例如近似1μm的厚度的正硅酸乙酯(TEOS)组成。
导电层34例如由掺杂有磷的N型的并且具有近似0.5μm的厚度的、诸如多晶硅的半导体材料组成。导电层34例如经由低温化学气相沉积(LTCVD)来沉积，并且可以具有10mΩ·cm和100mΩ·cm之间的电阻率。导电层34一般在它被沉积之后以未示出的方式被限定，用于形成控制栅格。
第二绝缘层35例如由也经由CVD沉积的TEOS组成，并且可以具有近似0.5μm的厚度，使得堆叠32具有近似2μm的总体厚度。
接下来(图3)，在堆叠32上放置近似0.5μm的厚度的掩膜层36。例如，掩膜层36由AlSiCu组成。
然后(图4)，掩膜层36光刻成形，用于形成金属材料的硬掩膜40，硬掩膜40具有与所要获取的沟槽所期望的那些对应的形状和宽度的开口38。例如，沟槽41可以有具有近似0.6μm的宽度的圆形形状。
然后，使用硬掩膜40，来执行沟槽刻蚀，其中选择性地去除堆叠32。特别地，执行一般用于氧化物的干法刻蚀的类型的反应离子刻蚀(RIE)。特别地，在这里，沟槽刻蚀使用富CF4的并且对硅具有低选择性的刻蚀化学物质，这对堆叠32的所有层33-35相同。根据一个实施例，初始执行第二绝缘层35和导电层34的刻蚀，然后使用喷雾装备在胺溶剂中执行清洗处理，并且最后使用与之前相同的刻蚀溶液和相同的机器来执行第一绝缘层33的刻蚀。
例如，对于刻蚀，可以在低压(例如，包括在10-2Torr和1Torr之间，特别是近似0.2Torr)下，在施加10高斯的磁场的情况下并且使用CF4、Ar、CHF3和O2的气体，使用应用材料公司(AppliedMaterials,Inc.)制造的机器MXP+。根据本方法的实施例，对于刻蚀步骤，使用大于，例如三倍于CHF3的流量的CF4的流量。特别地，CF4的流量可以包括在40sccm和50sccm之间，并且CHF3的流量可以包括在10sccm和20sccm之间。众所周知，在等离子体刻蚀反应期间，产生具有C和F基的聚合副产物，其中的大部分一般通过压强和刻蚀气体流量的适当选择从限定的结构中排出和去除。
相反地，在所描述的方法中，参数被研究，使得在排出过程期间所述副产物以特定的图案沉积在刚刚限定的结构的壁上。实际上，利用所指出的流量值，该残留随着沟槽41的形成而沉积在壁上，因此形成钝化层42。
根据一个实施例，刻蚀步骤分成两部分。首先，执行第二绝缘层35以及导电层34的刻蚀，在下文中也被称为“预刻蚀”。然后使用喷雾装备在胺溶剂中执行清洗处理，并且最后使用与之前相同的刻蚀溶液和相同的机器，特别是上文中所指出的溶液和机器来刻蚀第一绝缘层33。
因此，在这种情况下，在第一刻蚀步骤期间在壁上积聚的副产物通过清洗去除，并且钝化层42只在清洗后的第二刻蚀步骤期间形成。然而，如对本领域技术人员而言清楚的，基于期望的几何形状、所使用的机器并且可能地基于试验，其他刻蚀/清洗步骤或单个刻蚀是可能的。在多个刻蚀的情况下，在各个步骤中使用相同的刻蚀条件简化了操作并降低了制造成本。
如在图5中所示，形成的钝化层42不具有均匀的厚度，而是在沟槽41的口附近变厚，在该口附近它形成某种领元件45，其具有突起的或近似成形为在面对沟槽41的外部的顶部部分中四分之一圆状面的轮廓。例如，在由本申请人执行的测试中，钝化层42具有在0.05μm和0.2μm之间的范围的厚度，并且领元件45具有近似0.25μm的厚度。
在例如200s的固定的时间内执行刻蚀，去除堆叠32的全部厚度，其中可能些微地刻蚀了衬底31(未示出)。
在金属材料的硬掩膜40的情况下，仅仅使用化学物质执行刻蚀，使得沟槽41的轮廓能够特别地平滑和均匀，在层33-35之间的界面处没有明显的阶梯，因此有助于形成钝化层42并且通过钝化层来涂覆沟槽41的壁，特别是在导电层34的区域中。
接下来(图6)，沉积阴极层46。例如，利用非均匀沉积技术(通常在低于300℃的低温下溅射)来涂覆具有近似3μm的厚度的铝层。由于领45的形状，阴极层46不能渗透到沟槽41中，并且在沟槽41的口附近具有尖状或尖端状部分47。
当期望形成沟槽处于负压强或真空条件下的器件，阴极层46的沉积可以在例如10-7Torr和10-8Torr之间的高真空环境下执行。
最后(图7)，阴极层46以未示出的方式限定。以已知的方式，阴极接触48(以及可能地用于与导电层34接触的未示出的栅格接触)在阴极层46上方形成，并且阳极49在衬底49下方形成。因此，获得了空沟槽器件50。然后，接着进行通常的钝化步骤。
所描述的方法和由此获得的完成的器件具有很多优点。
实际上，由于限制元件或领45的存在，沟槽器件50在沟槽内没有任何的金属侵入。而且，阴极层46具有尖状部分47，该尖状部分具有在器件的工作期间用于电荷的发射的最佳形状。
沟槽41的壁特别地均匀并且没有阶梯，确保了导电层34的钝化并且因此其电绝缘，这对于作为集成微型真空管的器件的正常工作是必要的。
最后，清楚的是，可以对本文中所描述和说明的方法和器件进行变化和修改而不因此脱离如所附的权利要求中限定的本发明的范围。
例如，尽管所描述的示例参考了在堆叠或多个层中的沟槽的形成，但是可以采用相同的方法以甚至在单个层中形成开口和腔。
而且沟槽可以具有任何形状。
如所指出的，根据特定的情况，刻蚀步骤的数量可以变化。在连续刻蚀接着进行清洗的情况下，可以使用不同的参数执行刻蚀步骤。特别地，在第一刻蚀步骤或多个步骤中，如果需要，参数可以是标准的，其中自动地去除副产物。
Claims (17)
1.一种用于制造微电子半导体器件(50)的方法，包括：
在本体(30)中形成沟槽(41)，所述沟槽具有侧壁和口；以及
在所述本体上方沉积金属层(46)，所述金属层封闭所述沟槽的所述口，
其中形成沟槽包括执行对所述本体的选择性刻蚀，由此在所述沟槽的所述口附近形成限制元件(45)的情况下，形成反应副产物并且使得所述反应副产物在所述沟槽的壁上沉积。
2.根据权利要求1所述的方法，其中使得所述反应副产物在所述沟槽(41)的壁上沉积包括在所述沟槽的所述侧壁上形成钝化层(42)，所述钝化层在所述沟槽的所述口附近形成所述限制元件(45)。
3.根据权利要求1或2所述的方法，其中执行选择性刻蚀包括利用包括CF4和CHF3的气体流来执行干法RIE，其中CF4的流量大于CHF3的流量。
4.根据权利要求3所述的方法，其中CF4的所述流量是CHF3的所述流量的2到4倍，例如近似3倍。
5.根据权利要求3或4所述的方法，其中使用磁约束刻蚀机器。
6.根据前述权利要求中的任一项所述的方法，其中形成沟槽(41)包括：形成覆盖所述本体(30)并且具有开口(38)的金属材料的掩膜(40)，以及通过所述掩膜的所述开口选择性地去除所述本体(30)。
7.根据权利要求6所述的方法，其中所述金属层(46)沉积在所述掩膜(40)上方，并且在所述开口(38)内形成尖状部分(47)。
8.根据前述权利要求中的任一项所述的方法，其中所述本体(30)包括半导体材料的衬底(31)和在衬底上方的至少一个绝缘层(33、35)，并且所述选择性刻蚀去除所述绝缘层的一部分。
9.根据权利要求1-7中的任一项所述的方法，其中所述本体(30)包括半导体材料的衬底(31)和覆盖所述衬底的层的堆叠(32)，并且刻蚀所述本体包括使用相同的刻蚀溶液刻蚀所述层的堆叠。
10.根据前述权利要求中的任一项所述的方法，其中在真空条件下执行沉积金属层(46)以获得集成的微型真空管器件(50)。
11.根据前述权利要求中的任一项所述的方法，其中执行选择性刻蚀包括预刻蚀和清洗步骤。
12.一种微电子半导体器件(50)，包括：
本体(30)；
沟槽(41)，在所述本体中延伸，所述沟槽具有侧壁和口；
限制元件(45)，在所述沟槽的所述口附近延伸，所述限制元件由刻蚀反应副产物形成；以及
金属层(46)，在所述本体(30)上方，所述金属层封闭所述沟槽(41)的所述口而不穿透到所述沟槽中。
13.根据权利要求12所述的器件，包括聚合物材料的钝化层(42)，所述钝化层(42)至少部分地涂覆所述沟槽(40)的所述侧壁并且与所述限制元件(45)连接。
14.根据权利要求12或13所述的器件，包括金属材料的掩膜层(40)，所述掩膜层(40)在所述本体(30)和所述金属层(46)之间延伸并且具有包围所述限制元件(45)的开口(38)。
15.根据权利要求12-14中的任一项所述的器件，其中所述限制元件(45)具有面对所述金属层(46)的近似地突起的部分，并且所述金属层具有在所述限制元件的突起部分内延伸的尖状部分(47)。
16.根据权利要求12-15中的任一项所述的器件，其中所述本体(30)包括半导体材料的衬底(31)以及覆盖所述衬底的至少一个绝缘层(33、35)，所述沟槽(41)在所述绝缘层中延伸。
17.根据权利要求16所述的器件，形成集成的微型真空管(50)，其中所述金属层(46)形成阴极区域，并且所述衬底(31)形成阳极区域。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ITTO20140955 | 2014-11-18 | ||
| ITTO2014A000955 | 2014-11-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105609546A true CN105609546A (zh) | 2016-05-25 |
| CN105609546B CN105609546B (zh) | 2019-07-09 |
Family
ID=52355096
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520743976.8U Active CN205140987U (zh) | 2014-11-18 | 2015-09-23 | 微电子半导体器件 |
| CN201510614326.8A Active CN105609546B (zh) | 2014-11-18 | 2015-09-23 | 包括空沟槽结构的半导体器件及其制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520743976.8U Active CN205140987U (zh) | 2014-11-18 | 2015-09-23 | 微电子半导体器件 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9553209B2 (zh) |
| CN (2) | CN205140987U (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITUA20164751A1 (it) * | 2016-06-29 | 2017-12-29 | St Microelectronics Srl | Procedimento di fabbricazione di un canale a trincea per un dispositivo transistore a vuoto, e dispositivo transistore a vuoto |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1057125A (zh) * | 1990-02-09 | 1991-12-18 | 莫托罗拉公司 | 具有垂直汽相淀积工艺形成的发射极的非平面场发射器件 |
| TW389935B (en) * | 1997-11-18 | 2000-05-11 | Process For Stripping Thin Lay | Oxide strip that improves planarity |
| US20060258077A1 (en) * | 2004-12-17 | 2006-11-16 | Eddy Kunnen | Formation of deep trench airgaps and related applications |
| CN103137545A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN203932001U (zh) * | 2013-05-31 | 2014-11-05 | 意法半导体股份有限公司 | 集成真空微电子器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2760452B2 (ja) | 1990-07-09 | 1998-05-28 | 松下電子工業株式会社 | 固体素子 |
| WO1992002030A1 (en) | 1990-07-18 | 1992-02-06 | International Business Machines Corporation | Process and structure of an integrated vacuum microelectronic device |
| US6184121B1 (en) * | 1997-07-10 | 2001-02-06 | International Business Machines Corporation | Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same |
| US6083069A (en) * | 1998-07-01 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company | Method of making a micro vacuum tube with a molded emitter tip |
| US6344674B2 (en) | 2000-02-01 | 2002-02-05 | Taiwan Semiconductor Manufacturing Company | Flash memory using micro vacuum tube technology |
| US9466614B2 (en) * | 2014-05-29 | 2016-10-11 | International Business Machines Corporation | Vertically integrated memory cell |
-
2015
- 2015-09-16 US US14/856,148 patent/US9553209B2/en active Active
- 2015-09-23 CN CN201520743976.8U patent/CN205140987U/zh active Active
- 2015-09-23 CN CN201510614326.8A patent/CN105609546B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1057125A (zh) * | 1990-02-09 | 1991-12-18 | 莫托罗拉公司 | 具有垂直汽相淀积工艺形成的发射极的非平面场发射器件 |
| TW389935B (en) * | 1997-11-18 | 2000-05-11 | Process For Stripping Thin Lay | Oxide strip that improves planarity |
| US20060258077A1 (en) * | 2004-12-17 | 2006-11-16 | Eddy Kunnen | Formation of deep trench airgaps and related applications |
| CN103137545A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN203932001U (zh) * | 2013-05-31 | 2014-11-05 | 意法半导体股份有限公司 | 集成真空微电子器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160141428A1 (en) | 2016-05-19 |
| US9553209B2 (en) | 2017-01-24 |
| CN105609546B (zh) | 2019-07-09 |
| CN205140987U (zh) | 2016-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10734244B2 (en) | Method of processing a substrate and a device manufactured by the same | |
| TWI783158B (zh) | 透過脈衝電漿輔助沉積法沉積作為空隙填充層的無矽含碳薄膜之方法 | |
| US10504901B2 (en) | Substrate processing method and device manufactured using the same | |
| US12020903B2 (en) | Plasma etching method and semiconductor device fabrication method including the same | |
| JP2020529736A (ja) | 水平表面上におけるＳｉＮの選択的堆積 | |
| JP2010225697A (ja) | 半導体装置の製造方法 | |
| CN102148191B (zh) | 接触孔形成方法 | |
| CN104934361B (zh) | 浅沟槽的制作方法及存储器件的制作方法 | |
| KR102275051B1 (ko) | 3d 플래시 메모리 애플리케이션을 위한 유전체-금속 스택 | |
| KR20170034984A (ko) | 더미 웨이퍼, 박막 형성 방법 및 반도체 소자의 제조 방법 | |
| CN105448703B (zh) | 一种刻蚀方法 | |
| TW201810395A (zh) | 用以蝕刻複合三維結構之壓力排淨蝕刻方法 | |
| CN109256384B (zh) | 一种通孔结构及其制备方法、三维存储器 | |
| KR102152706B1 (ko) | 막 증착 시스템 및 이를 이용한 도전 패턴 형성 방법 | |
| CN102437101B (zh) | 一种改进的硬质掩膜与多孔低介电常数值材料的集成方法 | |
| CN105609546A (zh) | 包括空沟槽结构的半导体器件及其制造方法 | |
| CN106024617B (zh) | 制造半导体器件的方法 | |
| KR20010015458A (ko) | 트렌치 커패시터 제조 프로세스 | |
| US20220020597A1 (en) | Plasma etching apparatus, plasma etching method, and semiconductor device fabrication method including the plasma etching method | |
| CN104658902B (zh) | 沟槽栅蚀刻方法 | |
| CN115863252B (zh) | 一种半导体结构的制备方法 | |
| CN105632891A (zh) | Pip电容器的制备方法 | |
| CN109994479A (zh) | 一次性可编程器件的制造方法及一次性可编程器件 | |
| CN115831862B (zh) | 半导体结构及其形成方法 | |
| CN111384001B (zh) | 一种半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |