CN105577119A - 交叉耦合振荡器排列、集成电路以及电子设备 - Google Patents

Abstract

本发明实施例公开了交叉耦合振荡器排列、集成电路及电子设备，其中，所述交叉耦合振荡器排列包括第一振荡器核心和与所述第一振荡器核心大体上相同的第二振荡器核心，所述第一振荡器核心和所述第二振荡器核心反相交叉耦合；以及所述第一振荡器核心和所述第二振荡器核心被串联连接以致所述第一振荡器核心由第一电压和第二电压之间的电源供电以及所述第二振荡器核心由所述第二电压和第三电压之间的电源供电。本发明实施例可用来平衡振荡器输出的工作周期且可重复使用相同的电源电流。

Description

交叉耦合振荡器排列、集成电路以及电子设备

本发明要求申请日为2014年10月29日，专利号为62/072,404的美国临时申请的优先权，该美国临时申请的全部内容均包含在本发明中。

【技术领域】

本发明涉及电子技术领域，尤其涉及一种交叉耦合振荡器排列、集成电路以及电子设备。

【背景技术】

在射频(RadioFrequency，RF)开关领域，例如射频绝缘硅片(Silicon-on-Insulator，SOI)开关，通常需要一个负偏压(negativebias)来实现在大的射频摆动下禁用(关闭)所述SOI开关。负偏压的产生允许射频开关设计者避免使用直流阻隔电容器(DCblockingcapacitors)。通常使用一电荷泵电路(chargepumpcircuit)来产生这样的负偏压，这需要一个振荡器(oscillator)来产生电荷泵时钟信号。为避免无线应用的杂散信号(spurioussignals)，与产生负偏压的电荷泵电路所耦接的一振荡器将需要特别地展现出低电流消耗，以及特别地需要设计成为具有最小可能的刺激电流(spurcurrent)。

请参考图1，示出一已知的交叉耦合张弛振荡器(cross-coupledrelaxationoscillator)100。交叉耦合为一个众所周知的用于产生正交信号(quadraturesignals)的振荡架构。所述交叉耦合张弛振荡器100包括被设置在一个反馈架构中的两个交叉连接的一阶(first-order)张弛振荡器102，104。所述一阶张弛振荡器102，104包括一基本的且众所周知的电阻-电容(resistor-capacitor，RC)106、108、110振荡器设计，但是可同样地使用一积分器(integrator)和一施密特触发器(Schmitt-trigger)(存储器元件)排列来形成(未图示)。所述第一一阶张弛振荡器102的输出被反相90°并被用来触发所述第二一阶张弛振荡器104。

在此情形下，所述一阶张弛振荡器102，104之间的交叉耦合是由一比较器所提供，所述比较器感知所述第一一阶张弛振荡器102的积分器中的零交点(zero-crossing)并提供一电流信号给所述第二一阶张弛振荡器104。因此，所述第二一阶张弛振荡器104被迫在第一一阶张弛振荡器102的一半周期的中间切换。因此，当在V_DD和地之间摆动时，所述一阶张弛振荡器102，104之间的输出彼此反相90°。请注意，所述一阶张弛振荡器102，104并联(inparallel)排列，它们中每一个直接使用V_DD进行供电。

除了用于对电容器进行充电的电流外，上述的交叉耦合振荡器设计遭受重大的静态电流存在的事实。另外，工作周期(dutycycle)也依赖于所述一阶张弛振荡器102，104之间的通道金属氧化半导体(N-channelmetaloxidesemiconductor，NMOS)阈值电压匹配，所述阈值电压匹配经常受大的制程变动(processvariation)的影响。

因此，需要有一个振荡器电路，例如一个有能力提供时钟输出给一个电荷泵来为一高功率射频开关产生一负偏压的交叉耦合振荡器电路，特别的，一个可支持较低的电流消耗和/或更好的工作周期控制的振荡器电路。

【发明内容】

本发明提供交叉耦合振荡器排列、集成电路以及电子设备。

本发明提供一种交叉耦合振荡器排列包括：第一振荡器核心；以及与所述第一振荡器核心大体上相同的第二振荡器核心；其中，所述第一振荡器核心和所述第二振荡器核心反相交叉耦合；以及所述第一振荡器核心和所述第二振荡器核心被串联连接以致所述第一振荡器核心由第一电压和第二电压之间的电源供电以及所述第二振荡器核心由所述第二电压和第三电压之间的电源供电。

此外，在本发明的其他实施例中，上述交叉耦合振荡器排列可设置于集成电路或电子设备中。

上述交叉耦合振荡器排列，集成电路或电子设备中，第一振荡器核心和第二振荡器核心反相交叉耦合，由此可用来平衡振荡器输出的工作周期，以及，所述第一振荡器核心和所述第二振荡器核心被串联连接以致所述第一振荡器核心由第一电压和第二电压之间的电源供电以及所述第二振荡器核心由所述第二电压和第三电压之间的电源供电，由此本发明实施例中所述第一振荡器核心和所述第二振荡器核心可重复使用相同的电源电流。

【附图说明】

图1示出了一个已知的交叉耦合张弛振荡器。

图2示出了本发明的实施例的振荡器，该振荡器包括一个电荷泵用于产生一负偏压且所述负偏压被应用在开关应用中。

图3示出了本发明的实施例的包括振荡器的电子设备的方框图。

图4示出了本发明的图3中的电子设备及振荡器的详细方框图。

图5示出了本发明的实施例的来自图3或图4中的振荡器的波形图。

【具体实施方式】

在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。

接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。

本发明的实施例将依据一个交叉耦合振荡器电路进行描述，该振荡器电路适合与一个电荷泵来一起使用来产生一个负偏压用于正确地关闭一个高功率射频开关(highpowerRFswitch)。有别于图1中已知的交叉耦合振荡器架构使用核心(cores)之间的电流反馈来产生正交信号，在本发明的实施例中通过提供一互补的振荡器(采用两个振荡器核心且交叉耦合所述振荡器核心的输出节点)，交叉耦合振荡器可设置用来平衡振荡器输出的工作周期。有别于已知的交叉耦合振荡器电路可能共享相同的电源且共享完全一致的电压(potential)，本发明的实施例还依据多个串联连接的交叉耦合振荡器电路进行描述，其中，所述振荡器电路的振荡器核心共享相同的电源，但是具有不同的电压。在此情形下，所述交叉耦合振荡器电路的振荡器核心可重复使用(re-use)相同的电源电流。另外，有别于已知的交叉耦合振荡器电路采用并排式(side-by-side)(也即，并联(parallel)振荡器核心排列，本发明的实施例中的交叉耦合振荡器电路的振荡器核心可被看作是串联连接。有别于已知的交叉耦合振荡器电路，本发明实施例还依据一提供一独立的输出缓冲器的串联连接的交叉耦合振荡器电路进行描述，该输出缓冲器包含两个振荡器核心的合并输出。

虽然本发明实施例依据串联连接的交叉耦合振荡器电路进行描述，所述交叉耦合振荡器电路用于提供一个时钟输出给一个电荷泵用于产生一个适宜的负偏压来关闭射频高功率开关，对于本领域技术人员而言，本发明所描述的发明构思可应用于任意类型的交叉耦合振荡器电路或射频开关应用。例如，本发明构思可应用在许多的高功率开关应用中，例如被用于射频前端元件或电路，高功率射频滤波器，可调谐天线，可调谐滤波器等。按照设想，引述的“高功率”，在本发明中涉及这样的应用：晶体管上的射频摆动足够地大以至于需要一个适宜的负电压来正确地关闭所述晶体管。

本发明所描述的实施例还提供低功率的时钟信号。因此，按照设想本发明构思还可在可被应用在任何需要振荡器电路来支持低功率系统的电子设备中。

本发明的实施例提出两个振荡器核心为串联连接，例如串联连接在一个电源大约为VDD/2的节点处，基于一个或多个可能的因素，例如，电源电压的改变，振荡器核心元件之间的元件公差，制程变动等，该电源可能遇到扰动(例如一个波纹(ripple))。一个主要的影响为振荡器核心的工作周期在交叉耦合之前不够完美。这表示振荡器核心在高周期(highcycle)与低周期(lowcycle)将形成不一样的平均电流，并且，由于所述两个串联连接的核心运行为反相，第二电压(也即，两个振荡器核心的公共点的电压，例如VDD/2)的瞬时值在时钟周期的每半个周期都不同。因此，本发明实施例还提出设置至少一个电容器用来最小化所述第二电压上的波纹，所述电容器跨于第一电压(例如，VDD)与第三电压(例如，VSS)之间，和/或，第二电压(例如，VDD/2)与第三电压之间。

本发明的实施例所描述的振荡器电路包括第一振荡器核心和第二振荡器核心，其中所述第二振荡器核心大体上与所述第一振荡器核心相同。在此处，所述“大体上”包括这样的事实：尽管所述两个核心被设计为相同，但是在元件公差，制程变动等方面他们将会有一定程度的变化。

参考图2，为电子设备200的详细实施例。根据本发明阐述的多个实施例，在该实施例中，如图所示，电子设备200包括(高功率)射频开关电路201。在该实施例中，所述射频开关电路201包括振荡器电路202可操作地耦接于电源电压VDD204以及VSS210。所述振荡器电路202向切断电压产生电路(offvoltagegeneratorcircuit)206提供一个时钟信号，在本发明实施例中切断电压产生电路206可实施为开关电容电荷泵(switchedcapacitorchargepump)。在本实施例中，所述振荡器电路202和所述切断电压产生电路206还可进一步耦接于控制器208，控制器208设置为用来控制所述振荡器电路202和所述切断电压产生电路206的操作。

在一个实施例中，还可提供电平转换(levelshift)电路212，也可操作地耦接于所述控制器208并接收来自所述切断电压产生电路206的电压信号。所述电平转换电路212设置为转换所述切断电压产生电路(电荷泵)206输出的电压电平(voltagelevel)并通过单独的电阻器216向多个串联连接(从射频信号产生角度来看)的高功率射频开关214提供偏置电压(biasvoltage)，所述射频开关214在一些实施例中可为绝缘硅片开关(SOIswitch)。在此情形下，如果有需要，所述多个串联连接的高功率射频开关214可被选择性地提供一个足够地负偏压来正确地关闭各自的高功率射频开关214。在一些实施例中，所述多个串联连接的射频开关214可操作地耦接至任意数量的射频节点或射频电路，例如，耦接至一个第一射频节点218(也表示为RF1)和一个第二射频节点220(也表示为RF2)，所述第一射频节点218包括天线端口，所述第二射频节点220包括功率放大器等。

在一些实施例中，所述电平转换电路212可从所述控制器208接收至少一个控制信号，所述控制信号可包括一个逻辑“关”信号，例如0V，或者一个逻辑“开”信号，例如VDD204。在此实施例中，电源电压VDD204，可位于2-3伏之间；而从所述切断电压产生电路206输出的一个“切断”信号可包括一位于-1.5伏至-3伏之间的一直流电压。在此情形下，当来自所述控制器208的信号为高，也即VDD204，所述电平转换电路212的输出也为高。但是，当来自所述控制器208的信号为低，也即，0V，所述电平转换电路212输出的负偏压信号为从所述切断电压产生电路206接收的-1.5伏至-3伏。

参考图3，如图所示，电子设备200的一个更为详细的实施例框图包括一振荡器电路202。在本实施例中振荡器电路202包括第一振荡器核心302和第二振荡器核心304。为共享电源电压VDD204和一第三电压VSS210，所述第一振荡器核心302和所述第二振荡器核心304串联连接。根据本发明实施例，如图所示，所述第一振荡器核心302和所述第二振荡器核心304被设置为串联连接，且特别地均在节点303使用一第二电压VDD/2。该实施例示出所述第一振荡器核心302使用位于VDD204和VDD/2(节点303处)之间的一个电源。因此，所述第二振荡器核心304使用位于VDD/2(节点303处)和第三电压VSS210之间的一个电源。在此情形下，所述第一振荡器核心302和所述第二振荡器核心304重复使用电源电流。

在此实施例中，所述第一振荡器核心302和所述第二振荡器核心304形成一个交叉耦合排列，通过交叉耦合路径318和319耦合电容器310和312而形成交叉耦合。为了平衡所述核心之间系统工作周期错误，所述第一振荡器核心302和所述第二振荡器核心304每一个包括时钟(clock)输出CK和时钟栏(clockbar)(时钟反相)输出CKB，以致一个振荡器核心的时钟输出被可操作地容性交叉耦合(capacitivelycross-coupled)至另一个核心的时钟栏输出。

所述交叉耦合路径318，319还可操作性地被耦接至通道金属氧化半导体(N-channelmetaloxidesemiconductor，NMOS)晶体管316和P沟道金属氧化物半导体(P-channelMetalOxideSemiconductor，PMOS)晶体管314的删极(gates)。在此情形下，单独的振荡器核心输出可被合并以从所述互补的振荡器核心排列产生一个平衡的工作周期时钟输出。因此，在此实施例中，即使当单独的振荡器核心具有大量的系统工作周期错误，所述振荡器电路302将被设置来执行(enforce)所述串联连接的交叉耦合振荡器的工作周期的一半，所述交叉耦合振荡器包括单独的第一振荡器核心302和第二振荡器核心304。

进一步，因为所述振荡器电路输出被分给两个单独的振荡器核心，与携带有时钟信号的全电压摆动的单个振荡器核心输出相比，任何后续发生的振荡器刺激将被减小。因此，当产生的时钟信号输出给灵敏的射频电路时，本发明实施例特别地有效。

在此实施例中，提供输出缓冲器330，以NMOS/PMOS反相器(inverter)的形式存在。如图所示，所述第一振荡器核心302产生一组在VDD/2和VDD之间转换的时钟信号，所述第二振荡器核心304产生第二组在VDD/2和VSS之间转换的时钟信号。因此，电平转换固有地构建到所述振荡器交叉耦合排列中。因此，在一些实施例中由于从第一振荡器302和第二振荡器304输出的两个时钟信号的互补性，避免了需要一个独立的电平转换级(stage)来驱动一个高摆动输出缓冲器，所述高摆动输出缓冲器的输出摆动大致为所述振荡器核心自身的输出摆动的两倍。独立的电平转换级的去除，有利地降低了电流消耗和时钟刺激电流，尤其在电池供电设备中。

有利地，本发明实施例还有助于供电电流在振荡器核心之间的重复使用，因此支持低功率(lowpower)的应用。在一个实施例中，振荡器电路202可位于集成电路340中。在其他实施例中，集成电路340还可包括一个电荷泵，例如图2所示的所述切断电压产生电路206。所述电荷泵可耦接至所述交叉耦合振荡器排列的输出缓冲器并设置用来接收该输出缓冲器的输出时钟信号，所述输出时钟信号包括来自第一振荡器核心和第二振荡器核心的时钟信号的组合。所述输出时钟信号可被所述电荷泵用来产生一个负偏压，例如用于关闭一高功率射频开关，例如图2中的一个或多个串联连接的高功率射频开关214。

参考图4，示出了电子设备200的一个可选的振荡器电路202的更详细的实施例。根据本发明的一些实施例，所述振荡器电路202的更详细的实施例为一电阻-电容(R-C)多阶(multi-stage)振荡器，其中有源元件(activeelements)可实施为互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)反相器。在此情形下，可支持一个低成本，最小电流振荡器设计。

在此实施例中，振荡器电路202可包括第一振荡器核心302，所述第一振荡器核心302包括第有源反相器422，第二有源反相器424和一个由一个电阻器412和一个电容器413所构成的R-C振荡器。第二振荡器核心304包括第三有源反相器432、第四有源反相器434和一个由一个电阻器410和一个电容器411所构成的R-C振荡器。在每个振荡器核心中仅使用一个电阻器和一个电容器可最小化成本和芯片面积(diearea)，原因在于使用的元件变少了。

需对积分电容器(integratorcapacitor)(为前述电阻-电容多阶振荡器中的电容器)进行充电和放电的电流(I_DD)定义如下：

I_DD～C.VDD.fosc[1]

其中，“～”表示“约等于”，C表示所述电阻-电容多阶振荡器的电容器的电容值，VDD表示电源，fosc表示所述电阻-电容多阶振荡器的振荡频率。因此，在一个低VDD进行操作也可降低电流I_DD。对于操作一个RC振荡器而言，对振荡器积分电容器进行充电和放电的电流是必须的。但是，为了低功率消耗和电源电流处有低射频谐波刺激能量，振荡器电路其他部分的电流应该降到最低。尤其对CMOS反相器422、424、432及434的使用，当使用一个适当的低电源电压，能够最小化交叉(cross-bar)电流，由此在必须的用来对电容器进行充电和放电的基波电流(fundamentalcurrent)之上有最小的电流。

因此，本发明的一个实施例使用一个R-C多阶振荡器设计，该多阶振荡器设计使用CMOS反相器，在一个略高于用于形成所述CMOS反相器的NMOS和PMOS设备的阈值电压之和的电源电压操作所述CMOS反相器。因此，对于串联连接的，容性交叉耦合的振荡器排列，电源电压VDD204的最佳选择为略高于(最好是越接近越好)4倍阈值电压(或更确切地说是2倍的NMOS阈值电压加上2倍的PMOS阈值电压)。

一个典型的R-C多阶振荡器提供互补的时钟信号。但是振荡器核心内部的非理想性，例如电阻器或电容器的制程变异，电源电压变化，或者振荡器核心中的有源元件之间的阈值电压变化，造成非理想性，例如工作周期错误。在已知的R-C多阶振荡器中的该问题已在出版物中被解释，该出版物标题为：“微电子”；作者为米尔曼&格拉贝尔(Millman&Grabel)，且为麦格劳-希尔集团1987年出版的第二版。

进一步，众所周知，该典型的R-C多阶振荡器设计遭受系统工作周期错误，其主要原因是所述第一反相器422、432的阈值电压不等于VDD/2。程序控制和匹配元件未能显著地解决该问题。较差的工作周期还取决于VDD和RC的时间常数(timeconstant)。

发明人已经认识并理解，当并入图4中的新的、容性交叉耦合串联连接的振荡器设计中，单独的振荡器核心输出之间的工作周期的错误将特别地显示为节点303出的电压变化。因此，在一些实施例中，将有利于最小化单独的核心之间的任意差别，从而减轻了扰动(例如电源VDD/2处的波纹)的影响。

因此，在本发明的一些实施例中，电容器305可被耦接至节点303(例如在VDD/2与VDD204之间，和/或，在VDD/2与VSS之间)来去除或减少任意的潜在波纹影响。

因此，图3和图4所示的拓扑结构可提供一个更好的工作周期控制，这可形成最小的时钟高周期或者使低周期更大了。对于一个开关电容器电路这意味着电荷传输更有效，最终也导致电流消耗的减少。

请参考图5，示出了图3和图4的振荡器电路的波形500。如图所示，扰动，例如波纹，产生于在节点303处的VDD/2，导致振荡器核心单独的输出时钟的电压分布不均匀。换言之，由单独的振荡器核心产生的时钟信号可能不一定刚刚好是VDD/2。然而，如图所示，通过合并单独的输出，容性交叉耦合串联连接的振荡器排列的互补性解决了这样的潜在问题。依照容性交叉耦合串联连接的振荡器核心拓扑结构，提供了一个来自输出缓冲器330的独立的输出530。所述输出530通过分别地驱动所述输出缓冲器330来输出V(CKB1)或者V(CK2)而形成。所述CKB1是来自第一振荡器核心302的驱动PMOS晶体管314的CKB输出321，所述CK2是来自第二振荡器核心的驱动NMOS晶体管316的CK输出320。

本领域技术人员可以理解的是，在其他应用中，可选择的功能/电路/设备和/或其他技术可被使用。例如，在另一个应用中，振荡器核心的输出可取得不同的元件或设备，并且也不需要上面所描述的NMOS/PMOS输出缓冲器排列。例如，本发明的实施例参考图3和图4的单个输出时钟信号进行描述，使用CKB1+CK2的结合来驱动缓冲器330，按照设想CKB2+CK1的时钟信号的结合可被生成。在此实施例中，额外的CKB2+CK1的时钟信号的结合可用来驱动一个第二输出缓冲器。在此情形下，图5中可额外生成一个与“V(OUT)”反相的互补时钟信号。

特别的，按照设想前面所提及的发明构思可被半导体制造商应用在任何的包括一个容性交叉耦合串联连接的振荡器核心架构的集成电路中。按照进一步的设想，例如，一个制造商可将本发明构思用于一个使用分立元器件的电路设计中，或者，一个半导体制造商可将本发明的构思用于一个独立的集成电路(例如一个专用集成电路(Application-SpecificIntegratedCircuit，ASIC))设备的设计中。因此，一个集成电路制造商可提供一个包括一交叉耦合振荡器排列的集成电路。所述交叉耦合振荡器排列包括：一第一电阻-电容振荡器核心包括至少两个反相级；以及一第二电阻-电容振荡器核心大体上与所述第一电阻-电容振荡器核心相同。所述第一振荡器核心和所述第二振荡器核心使用耦合电容器反相交叉耦合；且所述第一振荡器核心和所述第二振荡器核心串联连接以致所述第一振荡器核心通过一位于第一电压与第二电压之间的电源供电而所述第二振荡器核心通过一位于第二电压与第三电压之间的电源供电。在一些实施例中，依照设想，所述集成电路还可包括一个电荷泵耦接至所述交叉耦合振荡器排列的输出缓冲器并设置用来接收来自所述输出缓冲器的一个包括所述第一振荡器核心的时钟输出信号和所述第二振荡器核心的时钟输出信号的组合的输出时钟信号。所述输出时钟信号可被所述电荷泵用来产生一负偏压。所述产生的负偏压可被用于一个射频开关来关闭所述射频开关，所述射频开关位于所述集成电路外部。

可理解的是，为明确目的，以上的描述依据不同功能单元和处理器来描述本发明的实施例。但是，很显然，在不同功能单元或电路上的任何合适的功能分配在不减弱本发明的前提下均可被使用，例如关于串联连接的交叉耦合振荡器核心。因此，依据特定的功能单元仅仅应被视为参考合适的单元来提供描述的功能，而不是暗示一个严格的逻辑或物理结构或机构。

本发明实施例的元件或组成可以任何合适的物理性地、功能性地、以及逻辑性地方式所实现。实际上，所述功能可被单个单元所实施，或者在多个单元中被实施，或者由其他功能单元的一部分所实施。

虽然本发明实施例通过一部分实施例进行描述，但本发明并不限局限于本文所述的特定形式。准确地说，本发明的范围仅由相应的权利要求所限定。另外，尽管一个特征可能仅在一个特定实施例中被描述，然而本领域技术人员可以知道，参考本发明，所描述的实施例中的多个特征可被组合。在权利要求中，术语“包括”并不排除其他元件或步骤的存在。

进一步，尽管单个特征可能包括在不同的权利要求中，这些特征可尽量地被有利地结合，并且包含在不同的权利要求中并不表示特征之间的结合是不可行的和/或是不利的。另外，包含在一种类型的权利要求中的特征并不表示限定在该类中，相反地，表示根据实际情况，这些特征也可同样地适用于其他类型的权利要求。

进一步，权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

因此，本发明描述了一种改进后的交叉耦合振荡器电路和一个集成电路以及一个电子设备，所述电子设备例如包括一个电荷泵可耦接至所述改进后的交叉耦合振荡器电路并设置为产生一个负偏压来关闭一个高功率射频开关。在一些实施例中，所述交叉耦合振荡器电路、集成电路和/或电子设备可通过产生一个时钟信号来支持一个较低的电流消耗和更好的工作周期控制。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (16)

1.一种交叉耦合振荡器排列，其特征在于，包括：

第一振荡器核心；以及

与所述第一振荡器核心大体上相同的第二振荡器核心；

其中，所述第一振荡器核心和所述第二振荡器核心反相交叉耦合；以及

所述第一振荡器核心和所述第二振荡器核心被串联连接以致所述第一振荡器核心由第一电压和第二电压之间的电源供电以及所述第二振荡器核心由所述第二电压和第三电压之间的电源供电。

2.根据权利要求1所述的交叉耦合振荡器排列，其特征在于，所述交叉耦合振荡器排列可操作地耦接至直接由所述第一振荡器核心和所述第二振荡器核心驱动的输出缓冲器。

3.根据权利要求2所述的交叉耦合振荡器排列，其特征在于，所述输出缓冲器包括一个通道金属氧化物半导体NMOS晶体管和一个P沟道金属氧化物半导体PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管由来自所述第一振荡器核心和所述第二振荡器核心的时钟信号所驱动。

4.根据权利要求3所述的交叉耦合振荡器排列，其特征在于，所述PMOS晶体管由来自所述第一振荡器核心的时钟信号所驱动，所述NMOS晶体管由来自所述第二振荡器核心的时钟信号所驱动。

5.根据权利要求2所述的交叉耦合振荡器排列，其特征在于，所述输出缓冲器耦接在所述第一电压和所述第三电压之间。

6.根据权利要求2所述的交叉耦合振荡器排列，其特征在于，所述输出缓冲器输出一个信号，所述信号的摆动大体上为所述第一振荡器核心和所述第二振荡器核心各自的输出的摆动的两倍。

7.根据权利要求2所述的交叉耦合振荡器排列，其特征在于，所述输出缓冲器设置为耦接至一个电荷泵并提供一个输出时钟信号给所述电荷泵，所述输出时钟信号包括所述第一振荡器核心和所述第二振荡器核心的时钟信号的结合，并设置为一个方便关闭一个高功率射频开关的形态。

8.根据权利要求1所述的交叉耦合振荡器排列，其特征在于，还包括至少一个电容器设置为最小化第二电压上的扰动，所述电容器至少跨越在所述第一电压和所述第二电压之间，或者，所述第二电压和所述第三电压之间。

9.根据权利要求1所述的交叉耦合振荡器排列，其特征在于，所述第一振荡器核心和所述第二振荡器核心使用耦合电容器反相交叉耦合。

10.根据权利要求1-9中任一项所述的交叉耦合振荡器排列，其特征在于，所述第一振荡器核心和所述第二振荡器核心中任一者包括：电阻-电容多阶振荡器。

11.根据权利要求10所述的交叉耦合振荡器排列，其特征在于，所述电阻-电容多阶振荡器包括两个有源反相器和一个由电阻器和电容器所构成的电阻-电容振荡器。

12.一种集成电路，其特征在于，包括一如权利要求1-11中任一项所述的交叉耦合振荡器排列。

13.一种电子设备，其特征在于，包括交叉耦合振荡器排列，所述交叉耦合振荡器排列包括：

第一振荡器核心；以及

与所述第一振荡器核心大体上相同的第二振荡器核心；

其中，所述第一振荡器核心和所述第二振荡器核心反相交叉耦合；以及

所述第一振荡器核心和所述第二振荡器核心被串联连接以致所述第一振荡器核心由位于第一电压和第二电压之间的电源供电以及所述第二振荡器核心由位于所述第二电压和第三电压之间的电源供电。

14.根据权利要求13所述的电子设备，其特征在于，所述交叉耦合振荡器排列可操作地耦接至直接由所述第一振荡器核心和所述第二振荡器核心驱动的输出缓冲器。

15.根据权利要求13或14所述的电子设备，其特征在于，还包括电荷泵，所述电荷泵耦接至所述输出缓冲器并设置为接收来自所述输出缓冲器的一个输出时钟信号，所述输出时钟信号包括所述第一振荡器核心和所述第二振荡器核心的时钟信号的结合，所述输出时钟信号被所述电荷泵用来产生一负偏压。

16.根据权利要求15所述的电子设备，其特征在于，还包括高功率射频开关，所述高功率射频开关可操作地耦接至所述电荷泵并设置为接收所述产生的负偏压，其中所述输出时钟信号具有关闭所述高功率射频开关的形态。