CN105553443B - 一种强噪声条件下微弱信号提取及数字处理系统 - Google Patents

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Abstract

本发明公开了一种强噪声条件下微弱信号提取及数字处理系统，包括前置放大电路、FPGA可编程电路及外围电路，其中，上述前置放大电路包括依此连接的电流转电压型的跨阻放大器、具有差分输入的高带宽增益积电压放大器及可编程增益放大器；上述FPGA可编程电路包括数字同步环、内外参考信号单元切换开关、相敏检测器、低通滤波器、矢量运算电路、接口控制状态机及工频数字陷波器；上述外围电路包括24位Σ‑△型AD单元、正弦波转方波单元、TTL串口模块、第一16位DA单元及第二16位DA单元。本发明可以有效解决模拟锁相放大器的零点漂移和带宽问题，并获得优于模拟锁相放大器的技术指标，同时，将微弱信号处理的核心算法集中在一片可编程门阵列芯片上，兼具低成本和小体积的优点。

Description

一种强噪声条件下微弱信号提取及数字处理系统
技术领域
本发明涉及微弱信号检测领域，特别指一种利用现场可编程逻辑阵列门(FPGA)从强噪声条件下微弱信号提取及数字处理系统。
背景技术
普遍情况下，微弱信号检测，锁相放大是很有效方法，而相干检测法是锁相放大的核心。其基本方法是先把有用信号和差化积到直流，然后做较低的低通滤波，使得与有用信号频率不同的噪声大部分被滤除，很大幅度地提高信噪比。对于模拟锁相放大器而言，采用模拟相敏检测器件总会存在一个DC直流分量，这对于微小信号的检测，带来的误差是致命的。
同时，在大多数系统中，噪声的分布都呈1/f特性，很多应用都会把调制频率提高，以得到较高的信噪比，模拟锁相放大器通常是根据频率来分段而采用不同的技术方案以更佳的性能，比如在1-200KHz的应用频率范围内，常会选择1-10KHz，10KHz-100KHz，100KHz-200KHz等几个段来分别提取信号，难以在较宽的范围内自动适应应用频率。
综合以上两种技术后实现的微弱信号提取装置通常具有较佳的技术性能，但这在实现成本上可能带来两方面的问题，一是需要昂贵的器件来达到上述功能，性价比不高；二是所用器件较多会使电路板体积增大，该装置作为系统的部件来使用时，工程适用性较差。
发明内容
本发明要解决的技术问题是针对上述现有技术的不足，提供一种可以有效解决模拟锁相放大器的零点漂移和带宽问题，并获得优于模拟锁相放大器的技术指标，同时，将微弱信号处理的核心算法集中在一片可编程门阵列芯片上，兼具低成本和小体积的优点的强噪声条件下微弱信号提取及数字处理系统。
本发明采取的技术方案如下：一种强噪声条件下微弱信号提取及数字处理系统，包括前置放大电路、FPGA可编程电路及外围电路，其中，上述前置放大电路包括依此连接的电流转电压型的跨阻放大器、具有差分输入的高带宽增益积电压放大器及可编程增益放大器；上述FPGA可编程电路包括数字同步环、内外参考信号单元切换开关、相敏检测器、低通滤波器、矢量运算电路、接口控制状态机及工频数字陷波器；上述外围电路包括24位Σ-△型AD单元、正弦波转方波单元、TTL串口模块、第一16位DA单元一及第二16位DA单元；被测信号经高增益带宽积放大器放大之后，进入可编程增益放大器内，形成24位Σ-△型AD单元能够识别的信号电平，并经工频数字陷波器进入相敏检测器，使输入信号的频谱发生迁移，经过低通滤波器，将高频成分滤掉，得到该信号的直流表达形式，经过矢量运算电路后，分别得到该信号在两组正交参考信号下的幅度值，同时，矢量运算电路并行计算出该信号的相角值和模值，通过工频数字陷波器、TTL串口模块，实时对TTL串口模块进行读写，将当前信号的参数提取出来。
优选地，所述的数字同步环是二阶带宽自适应全数字锁相环，包括数字鉴频鉴相器、PI控制器、环路滤波器及数控振荡器；输入频率经过数字鉴频鉴相器后，其相位大小和方向信号输入到PI控制器，PI控制器将当前的比例参数和积分参数输出给数控振荡器，控制数控振荡器的输出，并且，输入的频率信号经过环路滤波器后，滤除输入的高频噪声部分，反馈到数字鉴频鉴相器，以进行下一次的频率同步。
优选地，所述的数字鉴频鉴相器包括两个D触发器及一个与门，两个D触发器的数据端预置1，两个时钟端分别与输入和输出的频率信号相连，与门的输出分别接入两个D触发器的清零端，两个D触发器的输出端分别反映相位的超前和滞后情况，定性判断相位超前和滞后，并获得精确的相角。
优选地，所述的PI控制器包括偏差电路、比例电路和积分电路；偏差电路为一个减法器，被减数为锁相环频率的理论固定值，减数为锁相环当前的频率值；比例电路由一个时序减法器和乘法器组成，分别用两个寄存器来寄存当前采样时钟下的频率值和上一个时钟下的频率值，时钟上升沿到来时更新一次频率值，当前时钟周期的频率值作为减数，下一个时钟周期的频率值作为被减数，将减法器的结果作为被乘数输入到乘法器的输入端，比例系数作为乘数与减法器相乘之后，经过两个时钟周期的时延，比例电路输出结果；积分电路的实现方式是采用较高的采样时钟，利用求和来代替积分的方式实现，将偏差电路直接乘以系统积分系数就是积分电路；时序上，比例电路是分别在两个不同的时钟周期下采样得到的值，与积分电路和比例电路存在两周期的时延，中间加入两级D触发器做二级流水线来衔接积分电路和比例电路。
优选地，所述的环路滤波器为二阶环路滤波器，性能参数 其中C1、C2表示环路滤波器系数，ξ为环路的阻尼系数，设置为0.707，ωn为环路的自然角频率，0.444×106(rad/s)＜ωn＜8.484×106(rad/s),K为环路的总增益，设置为1，T为数据采样周期，由时钟决定；根据这些参数，首先产生一个周期为12个时钟周期的计数器，将该计数器的输出端接入到控制积分累加器的输入端，起控制累加器的时钟周期和积分累加时刻的作用，计数器计数到9的时候，滤波系数C1的值作为累加器的初始值，计数器计数到10的时候，滤波系数C2的值作为累加器的初始值，计数器计数到11的时候，产生频率字更新信号，同时锁存累加器的值。
优选地，所述的数控振荡器包括频率控制字计数器和ROM存储单元，数控振荡器的频率字Δθ、输出频率fout、系统时钟频率fs、频率字位宽Bdds之间的关系式频率控制字计数器为加Δθ计数器，系统时钟频率fs固定，不断改变Δθ的值，输出频率fout也随之改变，频率控制字计数器的参数由频率字更新信号实时更新，输出频率fout即为数控振荡器的输出频率，波形数据用ROM存储单元事先存储好，波形形式设置为正弦波。
优选地，所述的内外参考信号单元切换开关包括两通道数据选择器和内参考DDS发生器，内参考发生器采用逻辑复制的方式来完成，输出形式为4路分别两两正交的正弦波；所述的相敏检测器为有符号数字乘法器，乘法器结果输出延时两个时钟周期；乘法器的乘数为数字同步环的输出结果，被乘数为A/D转换单元的输出结果。
优选地，所述的低通滤波器为自适应滤波器，包括参数可调的FIR滤波器及滤波自适应电路；所述的FIR滤波器乘加结构，由乘法器、加法器及寄存器组成；利用matlab工具，设定采样频率和截止频率，采用等波纹设计法，求出FIR的抽头系数组，并对抽头系数组的元素进行Q15量化，即将浮点数转化成适合FPGA硬件结构的定点数，同时，将乘法器、加法器及寄存器采用逻辑复用的方法复制N个；采用和抽头系数组元素个数相当的N个寄存器将A/D转换单元的输出在N个时钟周期下分别将其存储下来，第1个时钟周期，乘法器的乘数端为抽头系数组的第1个元素，被乘数端为第1个时钟周期下A/D转换单元的输出，第2个时钟周期，乘法器的乘数端为抽头系数组的第2个元素，被乘数端为第2个时钟周期下A/D转换单元的输出，同时，将第1个时钟周期下乘法器的结果用寄存器寄存起来，第3个时钟周期，乘法器的乘数端为抽头系数组的第3个元素，被乘数端为第3个时钟周期下A/D转换单元的输出，同时，将第2个时钟周期下乘法器的结果用寄存器寄存起来，第4个时钟周期，乘法器的乘数端为抽头系数组的第4个元素，被乘数端为第4个时钟周期下A/D转换单元的输出；同时，将第3个时钟周期下乘法器的结果用寄存器寄存起来，并将第1、第2个时钟周期下乘法器的输出结果之和用加法器起来，对中间数据进行N级流水线后，以此类推，直到第N+3个时钟周期，FIR的滤波结果通过加法器的复制寄存器输出。
优选地，所述的矢量运算电路在包括坐标旋转数字计算、算法的相角运算电路和模运算电路。
优选地，所述的Σ-△型AD单元采样率至少为1Mbps，时序控制由FPGA可编程电路2完成；正弦波转方波单元包括超高速电压比较器及至少二个电容电阻，TTL串口模块由TTL电平转换芯片及DB9孔座子组成,将矢量运算电路的结果用数字量的形式输出，第一16位DA单元将经过矢量运算电路的结果用模拟量的形式输出，第一16位DA单元将内参考信号用模拟量的形式输出。
本发明的有益效果在于：
本发明可以有效解决模拟锁相放大器的零点漂移和带宽问题，并获得优于模拟锁相放大器的技术指标，同时，将微弱信号处理的核心算法集中在一片可编程门阵列芯片上，兼具低成本和小体积的优点。
附图说明
图1为本发明的电路原理示意图。
图2为图1中数字同步环的方框原理图。
图3为图1中低通滤波器的方框原理图。
具体实施方式
下面将结合附图对本发明作进一步描述：
如图1至图3所示，本发明采取的技术方案如下：一种强噪声条件下微弱信号提取及数字处理系统，包括前置放大电路1、FPGA可编程电路2及外围电路3，其中，上述前置放大电路1包括依此连接的电流转电压型的跨阻放大器11、具有差分输入的高带宽增益积电压放大器12及可编程增益放大器13；上述FPGA可编程电路2包括数字同步环21、内外参考信号单元切换开关23、相敏检测器24、低通滤波器25、矢量运算电路26、接口控制状态机27及工频数字陷波器28；上述外围电路3包括24位Σ-△型AD单元31、正弦波转方波单元32、TTL串口模块33、第一16位DA单元34及第二16位DA单元35；被测信号经高增益带宽积放大器12放大之后，进入可编程增益放大器13内，形成24位Σ-△型AD单元31能够识别的信号电平，并经工频数字陷波器28进入相敏检测器24，使输入信号的频谱发生迁移，经过低通滤波器25，将高频成分滤掉，得到该信号的直流表达形式，经过矢量运算电路26后，分别得到该信号在两组正交参考信号下的幅度值，同时，矢量运算电路26并行计算出该信号的相角值和模值，通过工频数字陷波器28TTL串口模块33，实时对TTL串口模块33进行读写，将当前信号的参数提取出来。
数字同步环21是二阶带宽自适应全数字锁相环，包括数字鉴频鉴相器211、PI控制器212、环路滤波器213及数控振荡器214；输入频率经过数字鉴频鉴相器211后，其相位大小和方向信号输入到PI控制器212，PI控制器212将当前的比例参数和积分参数输出给数控振荡器214，控制数控振荡器214的输出，并且，输入的频率信号经过环路滤波器213后，滤除输入的高频噪声部分，反馈到数字鉴频鉴相器211，以进行下一次的频率同步。
数字鉴频鉴相器211包括两个D触发器及一个与门，两个D触发器的数据端预置1，两个时钟端分别与输入和输出的频率信号相连，与门的输出分别接入两个D触发器的清零端，两个D触发器的输出端分别反映相位的超前和滞后情况，定性判断相位超前和滞后，并获得精确的相角。
PI控制器212包括偏差电路、比例电路和积分电路；偏差电路为一个减法器，被减数为锁相环频率的理论固定值，减数为锁相环当前的频率值；比例电路由一个时序减法器和乘法器组成，分别用两个寄存器来寄存当前采样时钟下的频率值和上一个时钟下的频率值，时钟上升沿到来时更新一次频率值，当前时钟周期的频率值作为减数，下一个时钟周期的频率值作为被减数，将减法器的结果作为被乘数输入到乘法器的输入端，比例系数作为乘数与减法器相乘之后，经过两个时钟周期的时延，比例电路输出结果；积分电路的实现方式是采用较高的采样时钟，利用求和来代替积分的方式实现，将偏差电路直接乘以系统积分系数就是积分电路；时序上，比例电路是分别在两个不同的时钟周期下采样得到的值，与积分电路和比例电路存在两周期的时延，中间加入两级D触发器做二级流水线来衔接积分电路和比例电路。
环路滤波器213为二阶环路滤波器，性能参数其中C1、C2表示环路滤波器系数，ξ为环路的阻尼系数，设置为0.707，ωn为环路的自然角频率，0.444×106(rad/s)＜ωn＜8.484×106(rad/s),K为环路的总增益，设置为1，T为数据采样周期，由时钟决定；根据这些参数，首先产生一个周期为12个时钟周期的计数器，将该计数器的输出端接入到控制积分累加器的输入端，起控制累加器的时钟周期和积分累加时刻的作用，计数器计数到9的时候，滤波系数C1的值作为累加器的初始值，计数器计数到10的时候，滤波系数C2的值作为累加器的初始值，计数器计数到11的时候，产生频率字更新信号，同时锁存累加器的值。
数控振荡器214包括频率控制字计数器和ROM存储单元，数控振荡器214的频率字Δθ、输出频率fout、系统时钟频率fs、频率字位宽Bdds之间的关系式频率控制字计数器为加Δθ计数器，系统时钟频率fs固定，不断改变Δθ的值，输出频率fout也随之改变，频率控制字计数器的参数由频率字更新信号实时更新，输出频率fout即为数控振荡器214的输出频率，波形数据用ROM存储单元事先存储好，波形形式设置为正弦波。
内外参考信号单元切换开关23包括两通道数据选择器和内参考DDS发生器，内参考发生器采用逻辑复制的方式来完成，输出形式为4路分别两两正交的正弦波；所述的相敏检测器24为有符号数字乘法器，乘法器结果输出延时两个时钟周期；乘法器的乘数为数字同步环21的输出结果，被乘数为A/D转换单元的输出结果。
低通滤波器25为自适应滤波器，包括参数可调的FIR滤波器251及滤波自适应电路252；所述的FIR滤波器251乘加结构，由乘法器、加法器及寄存器组成；利用matlab工具，设定采样频率和截止频率，采用等波纹设计法，求出FIR的抽头系数组，并对抽头系数组的元素进行Q15量化，即将浮点数转化成适合FPGA硬件结构的定点数，同时，将乘法器、加法器及寄存器采用逻辑复用的方法复制N个；采用和抽头系数组元素个数相当的N个寄存器将A/D转换单元的输出在N个时钟周期下分别将其存储下来，第1个时钟周期，乘法器的乘数端为抽头系数组的第1个元素，被乘数端为第1个时钟周期下A/D转换单元的输出，第2个时钟周期，乘法器的乘数端为抽头系数组的第2个元素，被乘数端为第2个时钟周期下A/D转换单元的输出，同时，将第1个时钟周期下乘法器的结果用寄存器寄存起来，第3个时钟周期，乘法器的乘数端为抽头系数组的第3个元素，被乘数端为第3个时钟周期下A/D转换单元的输出，同时，将第2个时钟周期下乘法器的结果用寄存器寄存起来，第4个时钟周期，乘法器的乘数端为抽头系数组的第4个元素，被乘数端为第4个时钟周期下A/D转换单元的输出；同时，将第3个时钟周期下乘法器的结果用寄存器寄存起来，并将第1、第2个时钟周期下乘法器的输出结果之和用加法器起来，对中间数据进行N级流水线后，以此类推，直到第N+3个时钟周期，FIR的滤波结果通过加法器的复制寄存器输出。
矢量运算电路在26包括坐标旋转数字计算、算法的相角运算电路和模运算电路。
Σ-△型AD单元31采样率至少为1Mbps，时序控制由FPGA可编程电路2完成；正弦波转方波单元32包括超高速电压比较器及至少二个电容电阻，TTL串口模块33由TTL电平转换芯片及DB9孔座子组成,将矢量运算电路26的结果用数字量的形式输出，第一16位DA单元34将经过矢量运算电路26的结果用模拟量的形式输出，16位DA单元35将内参考信号用模拟量的形式输出。
进一步，本发明实现结构包括前置放大电路1、FPGA可编程电路2及外围电路3；所述的前置放大电路1，包括电流转电压型的跨阻放大器11、具有差分输入的高带宽增益积的电压放大器12，以及可编程增益放大器13，能保证输入的信号有电流、单端电压及差分电压等形式的输入，工作的时候，如果是电流信号接跨阻放大器11的输入端，若是单端电压信号接电压放大器的12的“V+”相或“V-”相，若是差分电压信号，接电压放大器的“V+—V-”相；所述的外围电路3，包括24位Σ-△型的AD单元31，正弦波转方波单元32，TTL串口模块33，第一16位DA单元34及第二16位DA单元35，AD单元31采样率要求1Mbps及以上，时序控制由FPGA来完成；正弦波转方波单元32由超高速电压比较器及若干电容电阻组成，TTL串口模块33由TTL电平转换芯片及DB9孔座子组成,负责将矢量电路运算的结果用数字量的形式输出，第一16位DA单元34负责将经过矢量电路运算的结果用模拟量的形式输出，第二16位DA单元35负责将内参考信号用模拟量的形式输出；所述的单片可编程门阵列2，包括数字同步环21、内外参考信号单元切换开关23、相敏检测器24、低通滤波器25、矢量运算电路26、接口控制状态机27及工频数字陷波器28；所述的数字同步环21是二阶带宽自适应全数字锁相环，由数字鉴频鉴相器211、PI控制器212、环路滤波器213及数控振荡器214组成。
数字同步环的工作方式见图2，输入频率经过数字鉴频鉴相器211后，其相位大小和方向信号输入到PI控制器212，一方面，PI控制器将当前的比例参数和积分参数输出给数控振荡器，控制数控振荡器的输出，另一方面，输入的频率信号经过环路滤波213后，滤除输入的高频噪声部分，反馈到数字鉴频鉴相器，以进行下一次的频率同步；所述的数字鉴频鉴相器211由两个D触发器和一个与门组成，两个D触发器的数据端预置1，两个时钟端分别与输入和输出的频率信号相连，与门的输出分别接入两个D触发器的清零端，两个D触发器的输出端分别反映相位的超前和滞后情况，定性判断相位超前和滞后，并获得精确的相角；所述的PI控制器212由偏差电路、比例电路和积分电路组成，偏差电路为一个减法器，被减数为锁相环频率的理论固定值，减数为锁相环当前的频率值。比例电路由一个时序减法器和乘法器组成，分别用两个寄存器来寄存当前采样时钟下的频率值和上一个时钟下的频率值，时钟上升沿到来时更新一次频率值，当前时钟周期的频率值作为减数，下一个时钟周期的频率值作为被减数，将减法器的结果作为被乘数输入到乘法器的输入端，比例系数作为乘数与减法器相乘之后，经过两个时钟周期的时延，比例电路输出结果。积分电路的实现方式是采用较高的采样时钟，利用求和来代替积分的方式实现，将偏差电路直接乘以系统积分系数就是积分电路.时序上，比例电路是分别在两个不同的时钟周期下采样得到的值，与积分电路和比例电路存在两周期的时延，中间加入两级D触发器做二级流水线来衔接积分电路和比例电路；所述的环路滤波器213为二阶环路滤波器，性能参数其中C1、C2表示环路滤波器系数，ξ为环路的阻尼系数，设置为0.707，ωn为环路的自然角频率，0.444×106(rad/s)＜ωn＜8.484×106(rad/s),K为环路的总增益，设置为1，T为数据采样周期，由时钟决定。根据这些参数，首先产生一个周期为12个时钟周期的计数器，将该计数器的输出端接入到控制积分累加器的输入端，起控制累加器的时钟周期和积分累加时刻的作用，计数器计数到9的时候，滤波系数C1的值作为累加器的初始值，计数器计数到10的时候，滤波系数C2的值作为累加器的初始值，计数器计数到11的时候，产生频率字更新信号，同时锁存累加器的值；所述的数控振荡器214由频率控制字计数器和ROM存储单元组成，数控振荡器的频率字Δθ、输出频率fout、系统时钟频率fs、频率字位宽Bdds之间的关系式频率控制字计数器为加Δθ计数器，系统时钟频率fs固定，不断改变Δθ的值，输出频率fout也随之改变，频率控制字计数器的参数由频率字更新信号2133实时更新，输出频率fout即为数控振荡器的输出频率，波形数据用ROM存储单元事先存储好，波形形式设置为正弦波；所述的内外参考信号单元23由两通道数据选择器和内参考DDS发生器组成，内参考发生器采用逻辑复制的方式来完成，结构和数控振荡器214相同，输出形式为4路分别两两正交的正弦波；所述的相敏检测器24为有符号数字乘法器，乘法器结果输出延时两个时钟周期。乘法器的乘数为数字同步环21的输出结果，被乘数为A/D转换单元33的输出结果；所述的低通滤波器25为自适应滤波器，由参数可调的FIR滤波器251及滤波自适应电路252组成。所述的FIR滤波器251为典型的乘加结构，由乘法器、加法器及寄存器组成，首先利用matlab工具，设定采样频率和截止频率，采用等波纹设计法，求出FIR的抽头系数组，并对抽头系数组的元素进行Q15量化，即将浮点数转化成适合FPGA硬件结构的定点数，同时，将乘法器、加法器及寄存器采用逻辑复用的方法复制N个。然后采用和抽头系数组元素个数相当的N个寄存器将A/D转换单元33的输出在N个时钟周期下分别将其存储下来，第1个时钟周期，乘法器的乘数端为抽头系数组的第1个元素，被乘数端为第1个时钟周期下A/D转换单元33的输出，第2个时钟周期，乘法器的乘数端为抽头系数组的第2个元素，被乘数端为第2个时钟周期下A/D转换单元33的输出，同时，将第1个时钟周期下乘法器的结果用寄存器寄存起来，第3个时钟周期，乘法器2511的乘数端为抽头系数组的第3个元素，被乘数端为第3个时钟周期下A/D转换单元33的输出，同时，将第2个时钟周期下乘法器的结果用寄存器寄存起来，第4个时钟周期，乘法器2511的乘数端为抽头系数组的第4个元素，被乘数端为第4个时钟周期下A/D转换单元33的输出，同时，将第3个时钟周期下乘法器的结果用寄存器寄存起来，并将第1、第2个时钟周期下乘法器的输出结果之和用加法器起来，对中间数据进行N级流水线后，以此类推，直到第N+3个时钟周期，FIR的滤波结果通过加法器的复制寄存器输出；滤波自适应电路252的目的是为了解决因不同频段的输入信号而产生频率响应的幅度和相位的不一致性的问题，即失配问题。252是微调电路，主要由分频器、乘法器、复数减法器和移位寄存器及寄存器、非门、与门及权值实部计数器、权值虚部计数器组成，252电路为全并行运算电路，主要实现下述公式的功能：
(1)yn＝WH(n)X(n)
(2)en＝d(n)-y(n)
(3)▽W(n)＝2μX(n)e*(n)
(4)W(n+1)＝W(n)+▽W(n)
式中，X(n)为输入信号向量组，y(n)为输出信号，d(n)是期望信号，e*(n)是误差信号，μ为权更新因子，W(n)为滤波器系数向量或者是输入信号的加权矢量,▽W(n)为加权矢量的累加值。
见图3，根据上述算法原理，并考虑采用FPGA芯片的实际，需要在一个数据采样周期内完成一次完整的权值更新过程，即包括进行一次▽W(n)及yn复数运算，一次加、减法运算，需要共计3+3+1+1＝8个时钟周期。具体工作方式见实施例X，基本流程为：预先设定权值阶数为1，首先对系统时钟的进行8分频，由分频器完成，作为数据的采样时钟；其次取权值的共轭进行yn运算，即由寄存器对权值实部进行寄存和由非门对权值虚部进行取反，X(n)的实部接入到复数减法器的实部减数端，虚部接入到复数减法器的虚部被减数端，期望信号d(n)的实部接到复数减法器的实部被减数端，虚部接到复数减法器的虚部减数端，减法器的输出即为偏差信号e*(n)；最后，在复位状态下将权值的虚部数值设定为0，实部数值设置为1，在数据采样时钟的上升沿，分别以权值的实部和虚部作为计数器的初始值进行加计数，8个周期后得到更新后的权值，同时期望信号，偏差信号也输出。
所述的矢量运算电路26包括坐标旋转数字计算(CORDIC，以下简称CORDIC)算法的相角运算电路和模运算电路。CORDIC算法基本原理为：对一个向量在XY二维坐标中以预定义的角度进行顺时针旋转，引入一个中间变量Zn+1，表示为旋转角度的N+1次累加值，进行有限次旋转最终使得向量与X轴对齐，对齐时，Zn当前值为相角值，向量X轴的分量的值为模值。相角运算电路和模运算电路均采用圆周旋转模式迭代电路来完成，主要由移位寄存器、两路选择器、累加(减)器、X向分量寄存器、Y向分量寄存器、Z向分量寄存器、ROM查找表及加法器组成，针对FPGA器件，对于N次迭代，规定X、Y内部字长Z内部字长Wz＝W+1，设迭代角度为αi；预设X、Y、Z分量初值，在每一个时钟周期的上升沿来临时，判断Z分量高位的正负，由两路选择器进行判定，若为正，进行Xn+1＝Xn+Yn，Yn+1＝Yn-Xn，Zn+1＝Zn+αi否则进行Xn+1＝Xn-Yn，Yn+1＝Yn+Xn，Zn+1＝Zn-αi的操作，由累加(减)器来完成，ROM查找表提供事先给定的迭代角度，在下一个时钟上升沿来临之时，Xn、Yn、Zn同时进行一次移位计算，由移位寄存器完成，进行下一次迭代运算，同时，将迭代后的当前分量的值分别用X向分量寄存器、Y向分量寄存器、Z向分量寄存器寄存器来。N次迭代运算，Z分量的值就是相角值，X向分量的值进行1次右移1位、1次右移3位、一次右移6位、一次右移9位。分别用四个寄存器寄存四次结果，将前两次结果相加，减去第三次、第四次的结果就是当前的模值。
采用工频数字陷波器28的目的在于保证其他有用信号不损失的情况下，有效地抑制输入信号中的工频及二次谐波干扰。由能够产生sin(100πt)、cos(100πt)、sin(200πt)、cos(200πt)4路参考信号的数字控制振荡器(NCO)、两个4×16位、两个4×32位的存储器、一个3位的加1计数器、变模权值计数器、一个32位的减法器、32位宽乘法器及若干寄存器组成。各时钟周期的运算量分配为：各权值与输入数据的乘法操作占两个时钟周期，输入加/减法器运算占一个时钟周期，求偏差信号占一个时钟周期，进行一次判断及取反操作占1个周期，滤波器系数更新占一个周期，总计完成一次数字陷波需六个时钟周期。其工作方式为，首先预设权值系数为1，用一个3位的加1计数器计数，对系统时钟进行6分频，分频时，将混有50Hz、100Hz的有用信号进行一次中间寄存器寄存，在分频时钟下，权值计数器每隔一个分频周期对权值数据进行一次更新，乘法器采用逻辑复制的方法，复制出剩下的3个乘法器，下一个周期，乘法器并行完成权值与NCO产生的4路参考信号的乘法运算，与参考信号sin(100πt)、cos(100πt)相乘的结果由存储器保存，与参考信号sin(200πt)、cos(200πt)相乘的结果由存储器保存，保存的结果经减法器与输入信号相减之后得到误差信号，根据误差信号的正负值对滤波器系数进行更新，6个时钟周期后得到输出结果。寄存器主要起流水线延迟的作用，作为中继寄存器使用的。
进一步，本发明，(1)微弱信号的形式：信噪比为0至-110db的信号。(2)参照图1，可使用外参考和内参考两种方式对微弱信号(被测信号)进行提取，信号输入包括单端电压、电流及差分电压信号，输出形式有数字量输出和模拟量输出两种方式，数字量输出参数包括信号的幅度值、模值(有效值)及相角值，模拟量输出为信号的幅度值。(3)以单端电压信号为例，来讲述其工作过程。若用外参考信号对微弱信号进行提取，将外参信号源输入至“参考信号输入”端，将被测信号用外参信号调制，从“信号V+”或“信号V-”输入，信号经高增益带宽积放大器12放大之后，与可编程增益放大器13连接，信号电平进入AD单元31能够识别的范围，可编程增益放大器13和AD单元31由FPGA驱动，AD单元采用抑噪性能较好的Σ-△型AD，同时为了能更好地细分输入信号的电平，采用24位AD。输入信号经过AD采样后，转换成数字量进入FPGA 2，由FPGA对其数字量进行自适应的数字陷波处理，以滤除工频信号及二次谐波带来的影响，FPGA对AD的采样时钟保证在4倍参考信号的频率以上，以确保消除A/D镜像频率成分。对于参考信号输入通道，输入信号为正弦波或方波形式，经过正弦波转方波32单元，用数字同步环21接收，以取得频谱纯净的参考信号。该信号经过数控振荡器214后，产生一组(两路)正交的参考信号(若是两路输入，则产生两组正交的参考信号)，正交参考信号与输入信号分别经过相敏检测器24，输入信号的频谱发生迁移，经过低通滤波器25，将高频成分滤掉，得到该信号的直流表达形式，经过矢量运算电路26后，分别得到该信号在两组正交参考信号下的幅度值，同时，矢量运算电路26并行计算出该信号的相角值和模值(有效值)。若采用数字量形式输出，接口控制状态机28驱动串口33，实时对串口进行读写，将当前信号的参数提取出来。(4)若采用内参考的方式提取信号，使用串口33对内参考信号的参数信息进行设置，并将16位AD单元2的输出接入到“参考信号输入端”，将被测信号用内参信号调制，其他工作方式相同。(5)差分电压信号、电流信号的提取方法与(2)、(3)相同
本发明的实施例只是介绍其具体实施方式，不在于限制其保护范围。本行业的技术人员在本实施例的启发下可以作出某些修改，故凡依照本发明专利范围所做的等效变化或修饰，均属于本发明专利权利要求范围内。

Claims (6)

1.一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：包括前置放大电路(1)、FPGA可编程电路(2)及外围电路(3)，其中，上述前置放大电路(1)包括依此连接的电流转电压型的跨阻放大器(11)、具有差分输入的高带宽增益积电压放大器(12)及可编程增益放大器(13)；上述FPGA可编程电路(2)包括数字同步环(21)、内外参考信号单元切换开关(23)、相敏检测器(24)、低通滤波器(25)、矢量运算电路(26)、接口控制状态机(27)及工频数字陷波器(28)；上述外围电路(3)包括24位Σ-△型AD单元(31)、正弦波转方波单元(32)、TTL串口模块(33)、第一16位DA单元(34)及第二16位DA单元(35)；被测信号经高增益带宽积放大器(12)放大之后，进入可编程增益放大器(13)内，形成24位Σ-△型AD单元(31)能够识别的信号电平，并经工频数字陷波器(28)进入相敏检测器(24)，使输入信号的频谱发生迁移，经过低通滤波器(25)，将高频成分滤掉，得到该信号的直流表达形式，经过矢量运算电路(26)后，分别得到该信号在两组正交参考信号下的幅度值，同时，矢量运算电路(26)并行计算出该信号的相角值和模值，通过工频数字陷波器(28)TTL串口模块(33)，实时对TTL串口模块(33)进行读写，将当前信号的参数提取出来；
所述的数字同步环(21)是二阶带宽自适应全数字锁相环，包括数字鉴频鉴相器(211)、PI控制器(212)、环路滤波器(213)及数控振荡器(214)；输入频率经过数字鉴频鉴相器(211)后，其相位大小和方向信号输入到PI控制器(212)，PI控制器(212)将当前的比例参数和积分参数输出给数控振荡器(214)，控制数控振荡器(214)的输出，并且，输入的频率信号经过环路滤波器(213)后，滤除输入的高频噪声部分，反馈到数字鉴频鉴相器(211)，以进行下一次的频率同步；
所述的矢量运算电路在(26)包括坐标旋转数字计算、算法的相角运算电路和模值运算电路。
2.根据权利要求1所述的一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：所述的数字鉴频鉴相器(211)包括两个D触发器及一个与门，两个D触发器的数据端预置1，两个时钟端分别与输入和输出的频率信号相连，与门的输出分别接入两个D触发器的清零端，两个D触发器的输出端分别反映相位的超前和滞后情况，定性判断相位超前和滞后，并获得精确的相角。
3.根据权利要求2所述的一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：所述的PI控制器(212)包括偏差电路、比例电路和积分电路；偏差电路为一个减法器，被减数为锁相环频率的理论固定值，减数为锁相环当前的频率值；比例电路由一个时序减法器和乘法器组成，分别用两个寄存器来寄存当前采样时钟下的频率值和上一个时钟下的频率值，时钟上升沿到来时更新一次频率值，当前时钟周期的频率值作为减数，下一个时钟周期的频率值作为被减数，将减法器的结果作为被乘数输入到乘法器的输入端，比例系数作为乘数与减法器相乘之后，经过两个时钟周期的时延，比例电路输出结果；积分电路的实现方式是采用较高的采样时钟，利用求和来代替积分的方式实现，将偏差电路直接乘以系统积分系数就是积分电路；时序上，比例电路是分别在两个不同的时钟周期下采样得到的值，与积分电路和比例电路存在两周期的时延，中间加入两级D触发器做二级流水线来衔接积分电路和比例电路。
4.根据权利要求3所述的一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：所述的环路滤波器(213)为二阶环路滤波器，性能参数其中C1、C2表示环路滤波器系数，ξ为环路的阻尼系数，设置为0.707，ωn为环路的自然角频率，0.444×106(rad/s)＜ωn＜8.484×106(rad/s),K为环路的总增益，设置为1，T为数据采样周期，由时钟决定；根据这些参数，首先产生一个周期为12个时钟周期的计数器，将该计数器的输出端接入到控制积分累加器的输入端，起控制累加器的时钟周期和积分累加时刻的作用，计数器计数到9的时候，滤波系数C1的值作为累加器的初始值，计数器计数到10的时候，滤波系数C2的值作为累加器的初始值，计数器计数到11的时候，产生频率字更新信号，同时锁存累加器的值。
5.根据权利要求4所述的一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：所述的数控振荡器(214)包括频率控制字计数器和ROM存储单元，数控振荡器(214)的频率字Δθ、输出频率fout、系统时钟频率fs、频率字位宽Bdds之间的关系式频率控制字计数器为加Δθ计数器，系统时钟频率fs固定，不断改变Δθ的值，输出频率fout也随之改变，频率控制字计数器的参数由频率字更新信号实时更新，输出频率fout即为数控振荡器(214)的输出频率，波形数据用ROM(2142)存储单元事先存储好，波形形式设置为正弦波。
6.根据权利要求5所述的一种强噪声条件下微弱信号提取及数字处理系统，其特征在于：所述的内外参考信号单元切换开关(23)包括两通道数据选择器和内参考DDS发生器，内参考发生器采用逻辑复制的方式来完成，输出形式为4路分别两两正交的正弦波；所述的相敏检测器(24)为有符号数字乘法器，乘法器结果输出延时两个时钟周期；乘法器的乘数为数字同步环(21)的输出结果，被乘数为A/D转换单元的输出结果。
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