CN105513974A - 一种基于单晶圆的硅帽加盖方法 - Google Patents

一种基于单晶圆的硅帽加盖方法 Download PDF

Info

Publication number
CN105513974A
CN105513974A CN201610015034.7A CN201610015034A CN105513974A CN 105513974 A CN105513974 A CN 105513974A CN 201610015034 A CN201610015034 A CN 201610015034A CN 105513974 A CN105513974 A CN 105513974A
Authority
CN
China
Prior art keywords
chip
silicon cap
gui
chip region
district
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610015034.7A
Other languages
English (en)
Other versions
CN105513974B (zh
Inventor
张华�
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Industrial Park Co Ltd Of Industries Based On Nanotechnology Institute For Research And Technology
Original Assignee
Suzhou Industrial Park Co Ltd Of Industries Based On Nanotechnology Institute For Research And Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Industrial Park Co Ltd Of Industries Based On Nanotechnology Institute For Research And Technology filed Critical Suzhou Industrial Park Co Ltd Of Industries Based On Nanotechnology Institute For Research And Technology
Priority to CN201610015034.7A priority Critical patent/CN105513974B/zh
Publication of CN105513974A publication Critical patent/CN105513974A/zh
Application granted granted Critical
Publication of CN105513974B publication Critical patent/CN105513974B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Abstract

本发明公开了一种基于单晶圆的硅帽加盖方法,该方法通过单个圆片即可完成整个加工工艺,同时可以利用硅帽制作互联TSV引线,引申后可以实现封装集成,避免使用额外圆片加工硅帽,而且避免了使用键合工艺,避免键合对位误差带来的影响,省去双面对位的工艺需求,降低了生产成本。

Description

一种基于单晶圆的硅帽加盖方法
技术领域
本发明涉及一种硅帽加盖方法,尤其涉及一种基于单晶圆的硅帽加盖方法。
背景技术
现有的芯片的保护方法多采用加盖硅帽的方式来完成(也有使用玻璃帽等其他材料),其工艺方法大同小异,多采用单独制作硅帽,进行减薄后,借助圆片键合工艺,实现硅帽加盖。
现有硅帽加盖工艺利用圆片级封装,在键合工艺时,对对位精度提出了较高的要求。而且硅帽制作需额外硅片,在增加成本的同时,也不利于器件的封装集成。
有鉴于上述的缺陷,本设计人,积极加以研究创新,以期创设一种基于单晶圆的硅帽加盖方法,使其更具有产业上的利用价值。
发明内容
为解决上述技术问题,本发明的目的是提供一种基于单晶圆的硅帽加盖方法,该方法避免使用键合工艺,能够降低生产成本,利于封装集成。
本发明提出一种基于单晶圆的硅帽加盖方法,其特征在于:包括以下步骤:
(1)在圆片上设计出芯片部分、硅帽封装部分和切割道区域,得到间隔放置的芯片区和硅帽区;
(2)将硅帽区的加工工艺与芯片区的加工工艺进行简单集成,在完成芯片区的制作过程中一并完成硅帽区的制作;
(3)制作一定厚度的柔性连接区域跨接芯片区和硅帽区;
(4)在芯片区和硅帽区分别制备上金属键合区;
(5)在芯片区或硅帽区上制备PAD区域作为电性链接点;
(6)划开硅帽区与芯片区,由于柔性连接区域的存在,每个芯片均配对一个硅帽形成一对芯片组,该对芯片组与其它芯片组之间没有柔性连接区域存在,从而分成一个个独立的芯片小组;
(7)利用固定手段对每一个芯片小组芯片区部分进行固定,再利用折弯工具,将硅帽区向芯片区做折弯扣下动作,使芯片区和硅帽区上的键合区域互相接触,从而完成芯片硅帽加盖。
作为本发明方法的进一步改进,步骤(1)中所述芯片区和硅帽区间隔放置的方式为左右放置或上下放置。
作为本发明方法的进一步改进,步骤(3)中所述柔性连接区域采用富有延展性的金属制作或采用固化的有机聚合物制作,所述柔性连接区域的制作采用电镀、旋涂固化、喷涂等方法。
作为本发明方法的进一步改进,步骤(3)中常规厚度的圆片所对应的柔性连接区域的厚度为5-10um,减薄处理的圆片所对应的柔性连接区域的厚度为2-5um。
作为本发明方法的进一步改进,步骤(4)中所述的金属键合区采用金金键合、金锡键合、铝锗键合等金属气密性键合,也可采用BCB等有机键合材料。
作为本发明方法的进一步改进,步骤(6)中所述划开硅帽区与芯片区的方式为通过激光划片或刀片划开。
作为本发明方法的进一步改进,步骤(7)中所述固定手段为真空或银浆固定。
借由上述方案,本发明至少具有以下优点:本发明提出的基于单晶圆的硅帽加盖方法通过单个圆片即可完成整个加工工艺,同时可以利用硅帽制作互联TSV引线,引申后可以实现封装集成,避免使用额外圆片加工硅帽,而且避免了使用键合工艺,避免键合对位误差带来的影响,省去双面对位的工艺需求,降低了生产成本。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,并可依照说明书的内容予以实施,以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1为本发明芯片部分和硅帽封装部分左右放置的示意图;
图2为本发明芯片部分和硅帽封装部分上下放置的示意图;
图3为本发明Pad暴露出来的芯片硅帽加盖的示意图;
图4为本发明采用TSV连接方式的芯片硅帽加盖的示意图;
图5为本发明Pad暴露出来的硅帽加盖完成后的示意图;
图6为本发明采用TSV连接方式的硅帽加盖完成后的示意图;
图7为本发明单晶圆多芯片堆叠方式的平面示意图;
图8为本发明单晶圆多芯片多层堆叠的示意图。
具体实施方式
下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明,但不用来限制本发明的范围。
实施例:本发明采用单晶圆方式制作芯片与硅帽,所以芯片需要针对硅帽部分做好面积划分。需要将圆片设计出芯片部分和硅帽封装部分,可以根据未来封装方式,灵活选择硅帽面积。芯片区和硅帽区间隔放置;可左右放置,也可上下放置,黑线为切割道区域(如图1-2所示),实际切割道区域也有一定宽度。
说明一:如果芯片未来采用打线等传统封装方式,芯片区域的面积需要大于盖帽区域,避免Pad区域被盖帽覆盖,导致后续无法打线;
说明二:如果芯片计划采用圆片级封装方式,硅帽区建议和芯片区面积相当,以便设计TSV区域进行电性互联
由于硅帽区的加工工艺较为简单,所以可以与芯片区的工艺进行简单集成,在完成芯片区的制作过程中一并完成硅帽的制作;
说明一:如果芯片工艺不涉及深硅刻蚀,KOH腐蚀等体硅加工步骤,硅帽区域可以在芯片区域完成后在进行制作
说明二:如果硅帽区域需要制作TSV互联,硅片也可以在完成TSV制作后再开始芯片区的制造。
该两个区域的加工顺序没有固定方式,可以根据芯片加工工艺需求,进行适当调整。
首先需要一个柔性连接区域,该区域跨接芯片区与硅帽区域,可以做埋层处理,视芯片工艺而定,如可以兼容芯片工艺,则无需单独制作;如无法兼容,则增加一次金属层即可。
该柔性连接区域一般使用富有延展性的金属如铜,金,铝等制作;也可以采用固化的有机聚合物制作,如SU8,Polyimide等,其厚度一般在5-10um区间,如圆片可以做减薄处理,则厚度可以降低至2-5um。其制作方法多采用电镀、旋涂固化,喷涂等工艺方法。
还需要一个金属键合区,该区域可以采用金金键合、金锡键合、铝锗键合等金属气密性键合,也可采用BCB等有机键合材料,该处对键合需求无特别要求,主要视满足器件设计与工作需求而定。
利用PAD区域为作电性链接点,(如图3所示)在芯片区上制备PAD区域作为一种PAD需要暴露出来的硅帽加盖封装方式;(如图4所示)在硅帽区上制备PAD区域,标示了采用TSV方式将引线引到背面的方案。
硅帽区与芯片区,通过激光划片或刀片划开后,由于柔性连接区域的存在,每个芯片均配对一个硅帽,该一对芯片组与其他芯片之间没有柔性连接区域存在,所以仍然可以分开成为一个个独立的芯片小组(包含一个芯片区和一个硅帽区)。现针对每一个芯片小组,利用真空或银浆等固定手段(不局限于上诉两种)固定芯片区部分,再利用折弯工具,将硅帽区向芯片区做折弯扣下动作,使键合区域互相接触,完成芯片硅帽加盖动作(如图5所示)。如硅帽区域采用了TSV连接方式,则可以将芯片区域的电性连接至背面(如图6所示)。
如果采用激光背划片加工工艺来完成划片工艺的话,柔性区域的宽度可以缩小至5um以下,这将极大的提高自对准的对位精度。
使用柔性区域连接并将芯片拆分成小组进行折叠是实现该方案的关键,切割道区域的宽度将影响自对准的精度。该方案提供了一种将芯片像折纸一样进行折叠的方法和思路,进行简单扩展后,即可进行3个、4个甚至5个芯片的单晶圆的多芯片堆叠自封装技术方案;(如图7所示)折叠顺序与预留长度有关,并不是只有这一个顺序。
用该方案搭配TSV通孔技术可以轻松实现5层以下的单晶圆多芯片多层堆叠封装方法。堆叠后效果如图8所示,如果柔性连接采用金属方案,本身也可作为多层芯片间的电连接,在对电性连接寄生电容等要求不严的场合,可以避免使用TSV进行连接,降低制造成本。
该方案以及其引申方案都是采用圆片向上(芯片面对面折叠),也可为采用向下折叠的方案来实现,但是由于向下折叠柔性连接区域的长度与圆片厚度有关,导致了部分圆片面积的浪费。
以上所述仅是本发明的优选实施方式,并不用于限制本发明,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明技术原理的前提下,还可以做出若干改进和变型,这些改进和变型也应视为本发明的保护范围。

Claims (7)

1.一种基于单晶圆的硅帽加盖方法,其特征在于:包括以下步骤:
(1)在圆片上设计出芯片部分、硅帽封装部分和切割道区域,得到间隔放置的芯片区和硅帽区;
(2)将硅帽区的加工工艺与芯片区的加工工艺进行简单集成,在完成芯片区的制作过程中一并完成硅帽区的制作;
(3)制作一定厚度的柔性连接区域跨接芯片区和硅帽区;
(4)在芯片区和硅帽区分别制备上金属键合区;
(5)在芯片区或硅帽区上制备PAD区域作为电性链接点;
(6)划开硅帽区与芯片区,由于柔性连接区域的存在,每个芯片均配对一个硅帽形成一对芯片组,该对芯片组与其它芯片组之间没有柔性连接区域存在,从而分成一个个独立的芯片小组;
(7)利用固定手段对每一个芯片小组芯片区部分进行固定,再利用折弯工具,将硅帽区向芯片区做折弯扣下动作,使芯片区和硅帽区上的键合区域互相接触,从而完成芯片硅帽加盖。
2.根据权利要求1所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(1)中所述芯片区和硅帽区间隔放置的方式为左右放置或上下放置。
3.根据权利要求2所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(3)中所述柔性连接区域采用富有延展性的金属制作或采用固化的有机聚合物制作,所述柔性连接区域的制作采用电镀、旋涂固化、喷涂等方法。
4.根据权利要求3所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(3)中常规厚度的圆片所对应的柔性连接区域的厚度为5-10um,减薄处理的圆片所对应的柔性连接区域的厚度为2-5um。
5.根据权利要求4所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(4)中所述的金属键合区采用金金键合、金锡键合、铝锗键合等金属气密性键合,也可采用BCB等有机键合材料。
6.根据权利要求5所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(6)中所述划开硅帽区与芯片区的方式为通过激光划片或刀片划开。
7.根据权利要求6所述的一种基于单晶圆的硅帽加盖方法,其特征在于:步骤(7)中所述固定手段为真空或银浆固定。
CN201610015034.7A 2016-01-11 2016-01-11 一种基于单晶圆的硅帽加盖方法 Active CN105513974B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610015034.7A CN105513974B (zh) 2016-01-11 2016-01-11 一种基于单晶圆的硅帽加盖方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610015034.7A CN105513974B (zh) 2016-01-11 2016-01-11 一种基于单晶圆的硅帽加盖方法

Publications (2)

Publication Number Publication Date
CN105513974A true CN105513974A (zh) 2016-04-20
CN105513974B CN105513974B (zh) 2018-06-19

Family

ID=55721861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610015034.7A Active CN105513974B (zh) 2016-01-11 2016-01-11 一种基于单晶圆的硅帽加盖方法

Country Status (1)

Country Link
CN (1) CN105513974B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107500243A (zh) * 2017-07-03 2017-12-22 中国电子科技集团公司第十三研究所 基于硅通孔结构的硅基微系统气密封装结构及制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029864A1 (en) * 2006-06-14 2008-02-07 Magnachip Semiconductor Ltd. Package of MEMS device and method for fabricating the same
EP2071618A2 (en) * 2007-12-10 2009-06-17 Honeywell International Inc. Method of manufacturing flexible semiconductor assemblies
US20090218668A1 (en) * 2008-02-28 2009-09-03 Silicon Matrix Pte. Ltd. Double-side mountable MEMS package
CN101593733A (zh) * 2009-06-29 2009-12-02 晶方半导体科技(苏州)有限公司 封装结构
US20110062532A1 (en) * 2009-09-11 2011-03-17 PixArt Imaging Incorporation, R.O.C. MEMS Chip And Package Method Thereof
CN102107846A (zh) * 2009-12-28 2011-06-29 鑫创科技股份有限公司 密封微机电系统装置及其制造方法与封装结构
EP2677538A1 (en) * 2011-02-16 2013-12-25 Omron Corporation Wafer level package, chip size package device and method of manufacturing wafer level package
CN104900540A (zh) * 2015-06-17 2015-09-09 上海集成电路研发中心有限公司 一种晶圆级真空封装的mems晶振及其制备方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080029864A1 (en) * 2006-06-14 2008-02-07 Magnachip Semiconductor Ltd. Package of MEMS device and method for fabricating the same
EP2071618A2 (en) * 2007-12-10 2009-06-17 Honeywell International Inc. Method of manufacturing flexible semiconductor assemblies
US20090218668A1 (en) * 2008-02-28 2009-09-03 Silicon Matrix Pte. Ltd. Double-side mountable MEMS package
CN101593733A (zh) * 2009-06-29 2009-12-02 晶方半导体科技(苏州)有限公司 封装结构
US20110062532A1 (en) * 2009-09-11 2011-03-17 PixArt Imaging Incorporation, R.O.C. MEMS Chip And Package Method Thereof
CN102107846A (zh) * 2009-12-28 2011-06-29 鑫创科技股份有限公司 密封微机电系统装置及其制造方法与封装结构
EP2677538A1 (en) * 2011-02-16 2013-12-25 Omron Corporation Wafer level package, chip size package device and method of manufacturing wafer level package
CN104900540A (zh) * 2015-06-17 2015-09-09 上海集成电路研发中心有限公司 一种晶圆级真空封装的mems晶振及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107500243A (zh) * 2017-07-03 2017-12-22 中国电子科技集团公司第十三研究所 基于硅通孔结构的硅基微系统气密封装结构及制备方法
CN107500243B (zh) * 2017-07-03 2019-06-11 中国电子科技集团公司第十三研究所 基于硅通孔结构的硅基微系统气密封装结构及制备方法

Also Published As

Publication number Publication date
CN105513974B (zh) 2018-06-19

Similar Documents

Publication Publication Date Title
US10199354B2 (en) Die sidewall interconnects for 3D chip assemblies
CN100539054C (zh) 芯片封装结构及其制作方法
CN100539126C (zh) 芯片堆叠结构以及可制成芯片堆叠结构的晶片结构
CN105097566A (zh) 一种晶圆级扇出封装的制作方法
CN105513974A (zh) 一种基于单晶圆的硅帽加盖方法
CN103280445A (zh) 包裹式存储器和用于制造该包裹式存储器的制造方法
CN206441716U (zh) 一种防止薄芯片溢胶的基板结构
CN103337486B (zh) 半导体封装构造及其制造方法
CN105826276B (zh) 模块及其制造方法
CN101320719A (zh) 线路载板及其制作方法
CN105895587A (zh) Daf与低粗糙度硅片结合性来克服基板与芯片分层方法
CN205231050U (zh) 一种引线框管脚铜桥式封装结构
CN111128966A (zh) 对位结构及封装切割方法
CN204045558U (zh) 半导体器件阵列式倒片封装机构
CN112614787B (zh) 一种芯片封装的封装方法
CN206259356U (zh) 基于金属键合的光电器件封装结构
CN205542757U (zh) 一种晶圆级封装结构
CN204361080U (zh) 电路系统及其芯片封装
CN107481941A (zh) 一种控制扇出式系统级封装翘曲的方法
CN203733796U (zh) 一种可编程芯片与flash die封装的布图装置
CN105551973A (zh) 一种添加散热片的封装件及其制造方法
CN207966978U (zh) 带封闭式缺口的两片式同步整流二极管
CN108493178B (zh) 封装到位的集成电路支架结构及其制造方法
US20210202441A1 (en) System and method for stacking wire-bond converted flip-chip die
CN109256361B (zh) 一种选择性背金芯片封装结构及其工艺方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant