CN105474365A - 用于半导体装置的改善的低电阻接触件 - Google Patents

用于半导体装置的改善的低电阻接触件 Download PDF

Info

Publication number
CN105474365A
CN105474365A CN201480019344.5A CN201480019344A CN105474365A CN 105474365 A CN105474365 A CN 105474365A CN 201480019344 A CN201480019344 A CN 201480019344A CN 105474365 A CN105474365 A CN 105474365A
Authority
CN
China
Prior art keywords
lta
layer
germanide
pulse
rta
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480019344.5A
Other languages
English (en)
Other versions
CN105474365B (zh
Inventor
R·达菲
M·沙耶斯特
K·休伊特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EXCICO FRANCE
University College Cork
Original Assignee
EXCICO FRANCE
University College Cork
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EXCICO FRANCE, University College Cork filed Critical EXCICO FRANCE
Publication of CN105474365A publication Critical patent/CN105474365A/zh
Application granted granted Critical
Publication of CN105474365B publication Critical patent/CN105474365B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种通过提供锗(Ge)的第一层(120)和金属的第二层在衬底上形成至少一种金属锗化物接触件以用于提供半导体装置(100)的方法。本发明提供下述步骤:使用高能量密度脉冲,使第二层与第一层反应,用于获得与下面的第一(Ge)层具有基本上平坦的界面的锗化物金属层(160A)。

Description

用于半导体装置的改善的低电阻接触件
发明领域
本发明涉及改善用于半导体装置的低电阻接触件。具体来说,本发明涉及提供具有改善的低电阻接触件的半导体装置晶体管的方法。
发明背景
锗(Ge)是有望用于先进半导体装置的材料,因为它提供比硅(Si)高得多的载流子迁移率。将锗(Ge)与先进的逻辑装置的生产过程结合的仅存的绊脚石在于与n型Ge层的高接触电阻。可通过降低接触电阻和制程变异性来改善Ge和III-V装置的性能。高电阻可能来自低质量的接触件,制程变异性可能来自粗糙化的或偶然纹理化的表面。
形成稳定的低电阻接触件的方法之一是在表面处形成金属–半导体合金(例如NiGe),以及在下面具有高的掺杂浓度。具体来说,对于Ge而言,已证明因为较大的电子肖特基(Schottky)势垒高度(eSBH)和所得的高接触电阻(ρc),以及在Ge表面与悬挂键相关的表面状态可导致费米能级钉(Fermi-LevelPinning)(FLP)[1,2],所以难以形成n型系统。这可影响金属/Ge接触件性能,因为将费米能级钉至接近价带。
三种最常见的n型Ge接触件解决方案包括(a)超薄的无定形绝缘层来终止自由悬挂键和消除FLP,(b)表面钝化来将其它杂质物质结合到表面处的悬挂的Ge键,和(c)优化金属-半导体合金(例如NiGe)以及在下面的高活性掺杂浓度,来形成稳定的低电阻接触件。为了形成金属/半导体合金,沉积Ni,然后实施退火来使Ni与Ge反应。通常施加标准退火(快速热退火,或RTA)。结果是在NiGe层和下面的Ge之间形成较粗糙的界面。NiGe材料本质上是多晶的,因此它通常是不平坦的。
理论研究表明薄的绝缘隧道阻挡层可使最佳厚度为约1nm的Ge表面脱钉[4]。近来使用硒离析来降低NiGe/n-Ge接触件的eSBH[5],而Ge表面的CF4等离子体处理通过实验表明可减轻FLP[6]。加尔切(Gallacher)等得出在外延生长过程中掺杂的n-型Ge的比接触电阻率(ρc)是2.3×10-7Ω.cm2[7]。最佳的NiGe形成温度是340℃快速热退火(RTA)。但是,NiGe与下面的衬底的界面是不光滑的。
激光热退火(LTA)技术在半导体加工中日益重要,因为它使得能使用非常有限的热预算来进行超快的退火。它可抑制掺杂剂扩散和形成高水平的掺杂剂活化。具体地对于Ge而言,马兹佐齐(Mazzocchi)等报道了当使用能量密度为0.57-1.8J/cm2的LTA时,高活化水平的B和P掺杂剂(>1×1020cm-3)以及有限的扩散[8]。此外,沙勒佳(Thareja)等使用Sb-掺杂的Ge的LTA实现了高质量n+/p结点[9]。此外,费尔林希里(Firrincieli)等报道了n型Ge的ρc为8×10-7Ω.cm2,其中将LTA用于掺杂剂活化,以及将RTA用于NiGe形成[10]。NiGe层在最高达350℃的温度下是热稳定的,但与Ge衬底的界面是不平坦的。对于通过RTA形成的NiGe层,这是常见的。另一实施例参见LIMPSY等的论文,其题目是“通过使用脉冲激光退火形成外延二锗化镍NiGe2在金属-锗界面处的费米能级脱钉(‘Fermi-leveldepinningatthemetal-germaniuminterfacebytheformationofepitaxialnickeldigermanideNiGe2usingpulsedlaseranneal’)”–《应用物理快讯(AppliedPhysicsLetters)》,美国物理研究院(AmericanInstituteofPhysicsUSA),第101卷,第17期,2012年10月22日。
因此需要提供具有低电阻接触件的半导体装置的改善的方法,其减少现有技术的至少上述不足。
发明内容
如所附权利要求所述,本发明提供在衬底例如锗(Ge)或硅(Si)衬底上形成至少一种金属锗化物接触件以用于提供半导体装置(100)的方法,包括下述步骤:
提供锗(Ge)的第一层(120);
提供金属的第二层;和
使用高能量密度脉冲,使第二层与第一层反应,用于获得与下面的第一(Ge)层具有基本上平坦的界面的锗化物金属层(160A)。
在本文语境中,术语“衬底”应理解为具有最广泛的定义。衬底指晶片的部分,其中可设置集成电路和晶体管以及其它半导体装置。在其它情况下,‘衬底’可指整个厚度的晶片。在一种实施方式中,很可能将锗集成在硅晶片顶部(用于机械强度),因此就这方面而言,可将锗描述成“层”。
在一种实施方式中,高能量密度脉冲是0.25-0.55J/cm2,脉冲持续时间形成至少800℃的温度。
在一种实施方式中,发明人使用LTA来在n型Ge衬底上形成NiGe接触件,且就表面形貌、界面质量、晶体结构、材料化学计量比、比接触电阻率和热稳定性而言,将该NiGe接触件与通过常规RTA形成的结果进行系统的比较。本文中将通过LTA形成的锗化物层称为NixGey,因为将阐述在加工条件下存在多种化学计量比。应理解,使用具有要求保护的加工条件下的LTA的一个重要优势在于它使得能在环境空气中退火,由此简化了用于整体过程的条件。
在一种实施方式中,金属包括镍(Ni)。
在一种实施方式中,金属包括下述的至少一种:Fe,Co,Ni,Pd,Pt,Cu或Yb。
在一种实施方式中,形成的温度是至少900℃。
在一种实施方式中,形成的温度低于1,500℃。
在一种实施方式中,形成的温度是930℃-1460℃。
在一种实施方式中,脉冲长度大于25纳秒。
在一种实施方式中,脉冲长度是50纳秒-1微秒。
在一种实施方式中,脉冲长度是50纳秒-500纳秒。
因此根据本发明的一方面,提供一种在锗(Ge)衬底上形成至少一种锗化物(NixGey)接触件以用于提供半导体装置(100)的方法,所述方法包括下述步骤:提供具有阱(well)和掺杂剂注入物的锗(Ge)的第一层(120);使用热处理活化掺杂剂;提供镍(Ni)的第二层;和使用高能量密度脉冲使第二层与第一层反应,从而获得与下面的第一(Ge)层具有基本上平坦的界面的锗化物(NixGey)层(160A)。
使用调节的激光退火条件形成NiGe层优选地在NiGe层和下面的Ge之间形成基本上平坦的界面。激光退火是较短的高能量密度脉冲,其暂时性地熔融晶片的顶部Ge表面,而Ni没有熔融。Ge在~936℃熔融,而Ni在~1455℃熔融。在进行LTA加工的过程中,表面温度落在该范围中的某处。与固相Ge相比,Ni在液相Ge中的溶解度大得多,因此Ni快速溶解于液体层。实际上,液体Ge非常快速地消耗在顶部上的Ni。作为比较,在标准的快速热退火情况下,Ni接触固体Ge,存在更慢的固体-固体反应。此外,激光脉冲的穿透深度有限,由此优选地热量只从晶片的顶部向下传输一定的距离,与之相反,在常规的基于加热炉的或基于RTA的方法中,整个晶片经受车床腔室之内的温度。此外,激光退火过程的能量密度可调节Ge表面处的熔体深度,并由此控制形成的镍-锗化物层的厚度。有许多方法可以用来热处理半导体,但是同时就时间(纳秒)而言和就在衬底上的位置而言(即,通常只处理表面层),激光热退火提供非常局部化的处理。设想了可使用其它热退火技术。
在根据本发明的方法的一种实施方式中,第一层是n型晶片(100),其电阻率大于40Ω·cm。
在根据本发明的方法的一种实施方式中,提供镍(Ni)的第二层的步骤还包括通过热蒸发沉积镍(Ni)材料。
在根据本发明的方法的一种实施方式中,所述方法还可包括TLM图案化和干法蚀刻的步骤,用于使得漏电流最小化。
在根据本发明的方法的一种实施方式中,在激光热退火(LTA)处理中通过激光源提供高能量密度脉冲。在这种实施方式的一种变体中,LTA处理是λ=308nm的单一脉冲处理,且激光密度是0.25-0.55J/cm2,以及脉冲持续时间是144-165纳秒。在这种实施方式的另一个变体中,激光密度优选地是0.35-0.45J/cm2。激光束的面积优选地是基本上为10×10mm2。应理解,可使用其它波长,例如使用准分子(Excimer)激光器。
根据本发明的另一方面,还提供半导体装置(100),其包括至少一种n-通道晶体管,其中该n-通道晶体管或各n-通道晶体管包括由锗(Ge)组成的半导体区域(120);通过门绝缘膜(140)在半导体区域上形成的门电极(110);和在门电极的两侧上在半导体区域中形成的结点区域(160),其中各区域由与半导体区域(Ge)反应的镍(Ni)制成。所述装置的特征在于,使用高能量密度脉冲使镍(Ni)与锗(Ge)区域反应,由此各区域(NixGey)与下面的半导体区域(120)之间具有基本上平坦的界面。
在根据本发明的装置的一种实施方式中,半导体区域是n型晶片(100),其电阻率大于40Ω·cm。
在根据本发明的装置的一种实施方式中,在激光热退火(LTA)处理中通过激光源提供高能量密度脉冲。在这种实施方式的一个变体中,LTA处理是λ=308nm的单一脉冲处理,且激光密度是0.25-0.55J/cm2,以及脉冲持续时间是144-165纳秒。在这种实施方式的另一个变体中,激光密度优选地是0.35-0.45J/cm2。激光束的面积优选地是基本上为10×10mm2
在一种实施方式中,提供用于形成金属锗化物的方法,所述方法包括:
在锗层上沉积金属层;
使用激光源加热该金属层;
其特征在于,所述加热在至少800℃的温度下进行。
在一种实施方式中,所述加热是脉冲形式的。
在一种实施方式中,高能量密度脉冲是0.25-0.55J/cm2,并且脉冲持续时间形成至少800℃的温度。
附图简要说明
为了更好地理解本发明,以及阐述怎样实施本发明,将参考附图仅示例性地描述根据本发明的具体实施方式、方法和过程,其中:
图1显示根据本发明的方法的第一实施方式的程序步骤,其测试分别形成了其余的图2-10的各主题。
图2显示分别通过(a)常规地RTA和通过(b)根据图1的方法的LTA形成的锗化物层的AFM图象,其中表格显示用于RTA和LTA样品的表面粗糙度数据。
图3A显示通过RTA在350℃下常规地形成的NiGe层的XTEM图象。
图3B显示根据图1的方法通过0.35J/cm2的LTA形成的NixGey层的XTEM图象,相对于图3A的界面,图3B具有更光滑的Ge-衬底界面。
图4A显示经过图3A的RTA之后在Ge和NiGe之间的界面的HRXTEM图象,其具有大量的过渡区域,同时还有一个插入图,其中显示来自Ge和NiGe的衍射图案。
图4A显示经过图3B的LTA之后在Ge和NixGey之间的界面的HRXTEM图象,其具有显著更鲜明的界面,另外还具有一个插入图,其显示来自Ge和NixGey的衍射图案。
图5显示NixGey-衬底层以及Ge和NixGey之间的界面的代表性XTEM图象,其中施加基本上为0.55J/cm2LTA的高能量密度,以及其中在NixGey层中可观察到更大的晶粒,界面不如图3B和4B那么鲜明。
图6是常规RTA样品和根据图1的方法的LTA样品电阻随接触件间隔变化的关系图,其中插入图显示典型TLM结构的I-V特征,其中NixGey接触件通过在0.45J/cm2的能量下的LTA形成。
图7是多个样品的ρc随Rsh变化的关系图,包括使用RTA的在n型Ge上的NiGe,这表明对于固定的Rsh,如果选择正确的能量密度条件,LTA可产生更好的ρc
图8是在后加工RTA处理之后的电阻随接触件间隔变化的关系图,其中退火时间是30秒。锗化物接触件最初通过使用0.45J/cm2的能量的LTA形成。
图9是ρc随后加工RTA处理变化的关系图,其中只有一个样品进行用于RTA和LTA的后加工,由此后加工热预算应看作是累积的。
图10显示了根据本发明的一实施方式的半导体装置。
具体实施方式
下面将作为示例描述发明人设想的具体模式。在下文描述中,叙述许多具体细节是为了提供对本发明的透彻理解。但是,对本领域技术人员显而易见的是,本发明可以在不限于这些具体细节的情况下实施。在其它情况中,为了不混淆本发明,没有详细描述众所周知的方法和结构。
使用激光热退火(LTA)来在n掺杂的Ge上形成锗化物接触件,并将其与通过常规快速热退火(RTA)得到的结果进行系统比较。探索了用于两种退火技术的表面形貌、界面质量、晶体结构和材料化学计量。对于电学表征,提取了比接触电阻率和热稳定性。表明LTA可制备具有显著光滑衬底界面的均匀接触件,且比接触电阻率比RTA技术低2到3个数量级。表明对于最佳LTA能量密度条件,取得2.84×10-7Ω.cm2的比接触电阻率。
图1总结了进行的过程,在本研究中讨论了来自该方法的下述结果。在清洁之后,高-电阻率(>40Ω·cm)n型(100)晶片接收阱注入物,即P,且剂量为4×1012cm-2和能量为180keV,然后进行B注入且剂量为1×1013cm-2和能量为40keV,从而构建半绝缘层。然后,晶片接收浅的P注入,其剂量为1×1015cm-2和能量为12keV。使用RTA在500℃下于N2环境中保持10秒,来实施掺杂剂活化。然后,使用热蒸发沉积20nm的Ni。然后,实施TLM图案化和干法蚀刻来使得漏电流最小化。本文描述镍来阐述本发明的操作,但应理解可使用其它金属,例如Fe,Co,Ni,Pd,Pt,Cu或Yb。
一组样品接受在N2中于250,275,300,325或350℃下保持30秒的RTA处理。另一组样品接受LTA加工(λ=308nm,单一脉冲),且激光密度为0.25-0.55J/cm2,且持续时间是144-165纳秒。激光束面积是约10×10mm2。应指出,这些能量密度显著低于辅助Ge中掺杂剂活化的适当LTA所需的能量密度[8]。
采用各种材料表征技术来检测NiGe层表面形貌和结晶质量,包括扫描电子显微镜(SEM)、原子力显微镜(AFM)、X射线衍射(XRD)和截面透射电子显微镜(XTEM)。使用JEOL2100高分辨TEM实施XTEM。具体来说,AFM显示更光滑的表面层,和在LTA之后的截面TEM显示鲜明的、无起伏的界面。对于电学表征,使用转移长度方法(TLM)来提取ρc,并使用KEITHLEY37100和KEITHLEY2602。具体来说,使用LTA的测定的接触电阻低于使用RTA的接触电阻的大约1/100。
为了分别研究RTA和LTA的影响,首先评估表面粗糙度。在空气中于室温下,以敲击/非接触模式实施AFM。图2显示NiGe表面形貌的代表性AFM图象,其通过(a)在275℃下的RTA和(b)在0.35J/cm2的能量下的LTA来形成。用于RTA样品的表面粗糙度(RMS)是约1.28nm,而LTA处理的样品呈现的粗糙度为约0.39nm。图2中的表格显示提取的所有样品RMS数据。除了最高能量密度LTA以外,RTA组的RMS更大。
与通过RTA形成NiGe[11,12]的加工窗口类似,其中在高温下薄膜聚集成岛,这些数据表明LTA对于NixGey形成也具有加工窗口,在高于该加工窗口的时候膜将降解。对于本申请而言,0.55J/cm2看起来是太高的值。此外,在马兹佐齐(Mazzocchi)等的Ge的LTA掺杂剂活化研究中,他们报道了AFMRMS随能量密度变化,这归因于从非熔融、到亚熔融、到熔融条件的过渡[8]。因此,从图2可知在0.25-0.45J/cm2的能量密度下,通过LTA形成的NixGey层比通过RTA形成的那些光滑得多。
图3A显示锗化物接触件的XTEM图象,该接触件通过RTA在350℃下于N2中保持30秒来形成。由图可知,形成NiGe的大晶粒,且在合金和Ge衬底之间具有粗糙的起伏界面。这种结果是可预期的,因为作为常识来讲,当将RTA用于形成退火时,会产生非光滑NiGe界面[5,7,13]。现在对比性地参考图3B,其是通过LTA处理的样品的代表性XTEM图象(在这种情况下使用0.35J/cm2的能量密度)形成鲜明对比,因为LTA得到更小的锗化物多晶晶粒以及在Ge衬底和合金之间的非常平坦的界面。
接下来图4A显示图3A的样品中的锗化物-衬底界面的代表性高分辨(HR)XTEM图象。由图可知,从Ge到NiGe不存在鲜明的过渡。现在对比性地参考图4B,通过LTA处理的样品的代表性(HR)XTEM图象(在这种情况下使用0.35J/cm2的能量密度)形成鲜明对比,在Ge和锗化物之间显示平坦和均匀界面。
清楚地在衬底中观察到一排排Ge原子。就界面质量而言,界面是基本上平坦的,可使用术语“原子-平坦的”,因为在Ge(100)衬底中存在未破坏的水平排,并直接过渡到其上面的锗化物,没有任何可检测的界面区域或过渡区间。此外,(HR)TEM的证据表明该锗化物层不一定是晶格匹配的,也不一定在Ge衬底顶部外延生长。如果沿对角向上方向跟随图4B中的任意排的Ge衬底原子观察,发现该顺序在锗化物层中没有持续。锗化物层中的原子的排以不同于(100)Ge衬底的方向设置。在Ge衬底-锗化物界面的一些区域,在两种结晶材料之间存在外延关系的证据,但是这高度局域化到沿着水平界面的某些地方。此外,因为两种材料之间的晶格不匹配和锗化物层中的晶体的小尺寸,这没有在垂直方向上在整个锗化物层中延伸。高(Gao)等报道了在Si上的晶格匹配的NiSi生长,其中在Si上沉积超薄Ni层[14],且优先地形成NiSi2,因为其晶格间距类似于Si的晶格间距。
界面粗糙度的显著改善与涉及超短脉冲LTA的热梯度以及浅的热分布相关。不像RTA,在RTA中基本上整个样品处于目标温度下且没有显著的热梯度,LTA形成高强度的热梯度,这与入射的能量脉冲的波长以及目标材料的热扩散系数相关。LTA脉冲局部加热表面,且取决于施加的能量密度可熔融表面层。图4B中的两个插入图显示Ge衬底(底部右侧)和NixGey(顶部右侧)的电子衍射图案。
接下来参考图5,提供在0.55J/cm2的高能量密度下的LTA的XTEM图象。图5的左边部分(a)是Ge和接触件界面的宽视图,右边部分(b)是Ge和接触件界面的高分辨视图。在这种情况下,与图3B和4B观察到的相比,形成更大的锗化物晶粒,且界面更粗。
现在来看电学表征,使用制造的TLM测试结构,然后提取锗化物/n型Ge界面的ρc和下面的P掺杂的Ge层的表面电阻Rsh
在TLM测试结构中,各NiGe条是380×100平方微米,且间隔是4,16,36,64,100,144,和196微米。
该布局由这种TLM设计的重复阵列组成。
以电学手段测量各阵列之内的约40个TLM结构,从而提取可靠的ρc和Rsh值。
图6显示在上述语境中的来自TLM测量的输出。插入图显示电流相对于电压的变化随使用LTA(0.45J/cm2)制造的典型TLM结构的接触件间隔而变化的关系图。接触件之间的电阻随着间隔增加而增加。在图6的主要部分中,将通过在275°,300°,350℃下的RTA和在0.35,0.45,和0.55J/cm2下的LTA形成的NiGe的电阻随接触件间隔的变化进行作图。用直线拟合数据。根据理论[3],使用该直线与垂直和水平轴的截距来计算ρc和Rsh。下面的表格显示从所有TLM测量提取的ρc和Rsh结果。
接触件形成 Rsh(Ω/平方) ρc(Ω.cm2)
275℃ 196.1 6.31×10-4
300℃ 186.0 1.61×10-4
325℃ 216.3 9.57×10-4
350℃ 161.3 1.35×10-4
0.35J/cm2 163.6 1.33×10-6
0.45J/cm2 147.0 2.84×10-7
0.55J/cm2 190.7 8.45×10-4
在RTA样品中,除了325℃以外(这一点目前还没有物理解释),当形成温度从275增加到350℃时,Rsh和ρc下降。总的来说,RTA样品形成的ρc>10-4Ω.cm2。通常,LTA样品中的Rsh和ρc更低。对于在0.45J/cm2下LTA-退火的TLM样品,所得最佳的ρc值是2.84×10-7Ω.cm2,对于在0.35J/cm2下LTA-退火的TLM样品所得的ρc=1.33×10-6Ω.cm2也是显著的结果。这些ρc值比相同RTA情况下的值低2-3数量级。应指出,在该实验中唯一的工艺变量是NiGe形成退火,有趣的是观察到将LTA能量密度增加到0.55J/cm2得到更高的ρc,这可能是因为如图5所观察到的界面质量下降造成的。
众所周知ρc与接触件下面的衬底中的活性掺杂紧密相关,因此掺杂剂活化的任何增加将导致类似的ρc改善。参考上述结果0.35和0.45J/cm2LTA,可争辨LTA仅仅改善P活化,这产生了这些ρc结果。从上面的表格可知,Rsh值表明LTA有益于P活化。但是,现在参考图7,其将ρc相对于Rsh作图,其表明对于固定的Rsh,如果选定正确的能量密度条件,LTA仍然可产生更好的ρc
还分析了NixGey层的热稳定性。LTA加工的超短时间和高度局部化的能量密度可在半导体材料和衬底中形成高度非平衡的亚稳态条件。在这种情况下,在LTA加工步骤之后的过程中的热预算,可使任何亚稳态条件转化回更平衡的状态。为了评估锗化物热稳定性,将在300℃RTA下制备的样品和在0.45J/cm2LTA下制备的样品进行从100到500℃的“后加工”RTA处理。退火时间分别是30秒。对于RTA和LTA,都只后加工了一个样品,因此在该分析中,应将后加工热预算看作是累积的。图8提供LTA样品在后加工RTA步骤之后的TLM测量,其显示对于各RTA处理而言,拟合的直线的斜率和截距都发生改变,表明Rsh和ρc降低。但是,为了避免对图造成不必要的混淆,有些TLM测量没有在图8中显示。
提取的ρc结果见图9。在LTA样品中,ρc逐渐增加,且在250℃下电阻率显著增加。到500℃时,ρc值类似于RTA的情况。在RTA样品中,ρc在150℃下显示略微的降低,然后采取增加趋势。通过SEM检测两样品(数据未显示),发现在该后加工退火顺序结束时,锗化物已聚集。已知在500℃下退火的NiGe层变为聚集状态[11,12]。
有许多用于改变硅化物或锗化物层热稳定性的已知方法。一篇最近的报道突出了在合金形成之前共溅射Ni和Pt的益处[14]。在该参考文献中,添加Pt改善锗化物层中Rsh的热稳定性,因此,本发明的方法的替代实施方式可包括添加Pt来取得相同的益处。
因此,本发明提供一种改善的在n型锗(Ge)衬底上形成锗化物(NixGey)接触件以用于半导体装置的方法,相对于现有技术的粗糙的、不均匀的界面,本发明具有基本上平坦的或规整的界面。研究了使用最尖端的LTA在n型Ge上形成的锗化物接触件的质量,并将其与使用常规RTA形成的接触件的质量进行了系统的比较。LTA得到更光滑的层、更小的多晶晶粒、和更高含量的富Ni锗化物相。锗化物-衬底界面被显著鲜明化,且在HRXTEM中没有任何可检测的界面区域或过渡区间。还从TLM结构提取了接触件的ρc。使用1×1015cm-212keV的P注入,然后进行500℃10-秒活化退火和0.45J/cm2能量密度LTA用于锗化物形成,所得最佳接触电阻率是2.84×10-7Ω.cm2
因此,对于本领域普通技术人员显而易见的是,本文所述的LTA退火技术对于具有Ge或GaAs组件的任何半导体装置都是特别有益的,例如典型地但非穷尽的CMOS装置、二极管和成像器。参考图10,作为示例显示了一种半导体装置100,其中可实施本发明。半导体装置100具有在Ge衬底120上形成的门电极110,其具有n-或p-阱130,且在阱和门之间形成门绝缘膜140。围绕着门绝缘膜140和门电极110形成侧壁150。在门电极110的两侧上形成NixGey层160作为分别的结点,在其侧面上形成侧壁150,在图中以及仅作为示例,左边的层160A是通过根据本发明的LTA形成的NixGey层,而右边的层160B是通过根据现有技术的RTA形成的NiGe层。
应理解,可将上述的任意方法用于制造锗或III-IV半导体装置,例如晶体管装置。
应理解,可将上述的任意方法用于制造锗或III-IV半导体装置的接触件结构。
在本说明书中,术语"包括,包括了,包括有和包括的"或其任意变体以及术语“包含,包含了,包含有和包含的”或其任意变体应认为可完全互换使用,并应具有最广泛的可能的解释,反之亦然。
本发明并不限于上文所述的这些实施方式,其中的构造和细节可以变化。
参考文献
[1]A.戴莫斯(A.Dimoulas),P.提斯帕斯(P.Tsipas),A.索提罗普洛斯(A.Sotiropoulos),和E.K.伊凡格鲁(E.K.Evangelou),"锗中的费米能级钉和电荷中性能级(Fermi-levelpinningandchargeneutralitylevelingermanium),"《应用物理快讯(AppliedPhysicsLetters)》,卷号:89,页码:252110,2006。
[2]Y.周(Y.Zhou),W.韩(W.Han),Y.王(Y.Wang),F.修(F.Xiu),J.邹(J.Zou),R.川上(R.Kawakami),和K.L.王(K.L.Wang),"使用外延生长的超薄MgO膜研究Ge肖特基接点中费米能级钉的来源(InvestigatingtheoriginofFermilevelpinninginGeSchottkyjunctionsusingepitaxiallygrownultrathinMgOfilms),"《应用物理快讯(AppliedPhysicsLetters)》,卷号:96,页码:102103,2010。
[3]M.夏耶斯特(M.Shayesteh),C.L.L.M.达尼特(C.L.L.M.Daunt),D.奥康尼尔(D.O'Connell),V.达佳拉(V.Djara),M.怀特(M.White),B.龙(B.Long),和R.杜非(R.Duffy),"用于P和As掺杂的锗装置的NiGe接触件和接点构造(NiGeContactsandJunctionArchitecturesforPandAsDopedGermaniumDevices),"《电子装置(ElectronDevices)》,IEEE会刊,卷号:58,页码:3801-3807,2011。
[4]A.M.洛伊(A.M.Roy),J.林(J.Lin),和K.C.沙拉瓦特(K.C.Saraswat),"隧道势垒接触件中固定电荷对用于锗中费米能级脱钉的影响(TheEffectofFixedChargeinTunnel-BarrierContactsforFermi-LevelDepinninginGermanium),"《电子装置快讯(ElectronDeviceLetters)》,IEEE,卷号:33,页码:761-763,2012。
[5]T.伊(T.Yi),L.宾(L.Bin),P.S.Y.力姆(P.S.Y.Lim),和Y.叶茶(Y.Yee-Chia),"用于NiGe/n-Ge接触件中有效的肖特基势垒高度降低的硒离析(SeleniumSegregationforEffectiveSchottkyBarrierHeightReductioninNiGe/n-GeContacts),"),"《电子装置快讯(ElectronDeviceLetters)》,IEEE,卷号:33,页码:773-775,2012。
[6]J.-R.吴(J.-R.Wu),Y.-H.吴(Y.-H.Wu),C.-Y.候(C.-Y.Hou),M.-L.吴(M.-L.Wu),C.-C.林(C.-C.Lin),和L.-L.陈(L.-L.Chen),"氟处理对用于金属/锗肖特基结点的费米能级脱钉的影响(ImpactoffluorinetreatmentonFermileveldepinningformetal/germaniumSchottkyjunctions),"《应用物理快讯(AppliedPhysicsLetters)》,卷号:99,页码:253504-3,2011。
[7]K.加尔切(K.Gallacher),P.维哈(P.Velha),D.J.帕尔(D.J.Paul),I.麦考仁(I.MacLaren),M.米兰诺夫(M.Myronov),和D.R.里德勒(D.R.Leadley),"与具有低比接触电阻率的n型锗的欧姆接触件(Ohmiccontactston-typegermaniumwithlowspecificcontactresistivity),"《应用物理快讯(AppliedPhysicsLetters)》,卷号:100,页码:022113-3,2012。
[8]V.马兹佐齐(V.Mazzocchi),C.沙巴替尔(C.Sabatier),M.派(M.Py),K.胡特(K.Huet),C.伯尼菲思(C.Boniface),J.P.巴呐斯(J.P.Barnes),L.胡替尼(L.Hutin),V.迪赖尔(V.Delayer),D.莫勒尔(D.Morel),M.温特(M.Vinet),C.雷洛伊(C.LeRoyer),J.温丘力(J.Venturini),和K.亚卡切(K.Yckache),"在有和没有预非晶化植入物时使用激光退火对锗中的硼和磷掺杂剂的活化(BoronandPhosphorusdopantactivationinGermaniumusinglaserannealingwithandwithoutpreamorphizationimplant),"《半导体的先进热加工(AdvancedThermalProcessingofSemiconductors)》,2009.RTP'09.第17次国际会议,2009,页码:1-5。
[9]G.沙勒佳(G.Thareja),J.梁(J.Liang),S.柯普拉(S.Chopra),B.亚当(B.Adams),N.帕替尔(N.Patil),S.L.程(S.L.Cheng),A.萘纳尼(A.Nainani),E.塔修鲁克(E.Tasyurek),Y.金(Y.Kim),S.莫法特(S.Moffatt),R.布鲁楠(R.Brennan),J.麦克维特(J.McVittie),T.卡米斯(T.Kamins),K.沙拉瓦特(K.Saraswat),和Y.尼斯(Y.Nishi),"锑掺杂剂活化超过1x1020cm-3的高性能锗n-MOSFET(Highperformancegermaniumn-MOSFETwithantimonydopantactivationbeyond1x1020cm-3),"《电子装置会议(ElectronDevicesMeeting(IEDM))》,2010IEEE国际,2010,页码:10.5.1-10.5.4。
[10]A.费尔林希里(A.Firrincieli),K.马特斯(K.Martens),R.罗奥雅克斯(R.Rooyackers),B.温森特(B.Vincent),E.罗瑟尔(E.Rosseel),E.西蒙(E.Simoen),J.格朋(J.Geypen),H.本德(H.Bender),C.克赖耶斯(C.Claeys),和J.A.基特尔(J.A.Kittl),"与n型Ge的欧姆接触件的研究:雪犁和激光活化(Studyofohmiccontactston-typeGe:Snowplowandlaseractivation),"《应用物理快讯(AppliedPhysicsLetters)》,卷号:99,页码:242104-3,2011。
[11]K.李(K.Lee),S.刘(S.Liew),S.传(S.Chua),D.池(D.Chi),H.孙(H.Sun),和X.潘(X.Pan),"在快速热退火下在Ge(100)上锗化镍的形成和形貌演变(FormationandMorphologyEvolutionofNickelGermanidesonGe(100)UnderRapidThermalAnnealing),"2004,页码:55-60。
[12]Q.张(Q.Zhang),N.吴(N.Wu),T.奥斯颇兹(T.Osipowicz),L.K.贝拉(L.K.Bera),和C.朱(C.Zhu),"锗衬底上的锗化镍的形成和热稳定性(Formationandthermalstabilityofnickelgermanideongermaniumsubstrate),"《应用物理日本学报部分2快讯(JAPANESEJOURNALOFAPPLIEDPHYSICSPART2LETTERS)》,卷号:44,2005。
[13]M.K.胡萨因(M.K.Husain),X.V.李(X.V.Li),和C.H.德格鲁特(C.H.deGroot),"用于限制基于Ge的肖特基势垒的MOSFET中漏电流的高质量肖特基接触件(High-QualitySchottkyContactsforLimitingLeakageCurrentsinGe-BasedSchottkyBarrierMOSFETs),"《电子装置(ElectronDevices)》,IEEE会刊,卷号:56,页码:499-504,2009。
[14]K.闵浩(K.Min-Ho),S.洪斯克(S.Hong-Sik),Y.军浩(Y.Jung-Ho),L.佳网(L.Ga-Won),O.军吴(O.Jung-Woo),P.马基海(P.Majhi),R.佳米(R.Jammy),和L.海德克(L.Hi-Deok),"用于形成高性能的纳米尺度GeMOSFET的使用共溅射Ni和Pt的热牢固的Ni锗化物技术(ThermallyRobustNiGermanideTechnologyUsingCosputteringofNiandPtforHigh-PerformanceNanoscaleGeMOSFETs),"《纳米技术(Nanotechnology)》,IEEE会刊,卷号:11,页码:769-776,2012。

Claims (15)

1.一种在衬底上形成至少一种金属锗化物接触件以用于提供半导体装置(100)的方法,所述方法包括下述步骤:
提供锗(Ge)的第一层(120);
提供金属的第二层;和
使用高能量密度脉冲,使第二层与第一层反应,用于获得与下面的第一(Ge)层具有基本上平坦的界面的锗化物金属层(160A),其中所述高能量密度脉冲是0.25-0.55J/cm2,且脉冲持续时间形成至少800℃的温度。
2.如权利要求1所述的方法,其特征在于,所述金属包括镍(Ni)。
3.如权利要求1所述的方法,其特征在于,所述金属包括以下的至少一种:Fe,Co,Ni,Pd,Pt,Cu或Yb。
4.如前述权利要求中任一项所述的方法,其特征在于,形成的所述温度是至少900℃。
5.如前述权利要求中任一项所述的方法,其特征在于,形成的所述温度低于1500℃。
6.如前述权利要求中任一项所述的方法,其特征在于,形成的温度是930℃-1460℃。
7.如前述权利要求中任一项所述的方法,其特征在于,所述脉冲长度大于25纳秒。
8.如前述权利要求中任一项所述的方法,其特征在于,所述脉冲长度是50纳秒-1微秒。
9.如权利要求8所述的方法,其特征在于,所述脉冲长度是50纳秒-500纳秒。
10.如前述权利要求中任一项所述的方法,其特征在于,第一层是n型或p型晶片(100),其电阻率大于0.001Ω·cm。
11.如权利要求2所述的方法,其特征在于,所述提供镍(Ni)的第二层的步骤还包括通过热蒸发沉积镍(Ni)材料。
12.如前述权利要求中任一项所述的方法,其特征在于,还包括TLM图案化和干法蚀刻的步骤来最小化漏电流。
13.如前述权利要求中任一项所述的方法,其特征在于,在激光热退火(LTA)处理中通过激光源提供所述高能量密度脉冲。
14.如权利要求13所述的方法,其特征在于,所述LTA处理是在λ=308nm处的单一脉冲处理,且脉冲持续时间是144-165纳秒。
15.如权利要求1-14中任一项所述的方法制造的半导体装置。
CN201480019344.5A 2013-01-30 2014-01-30 用于半导体装置的改善的低电阻接触件 Expired - Fee Related CN105474365B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361758716P 2013-01-30 2013-01-30
EP13153312.7 2013-01-30
EP13153312.7A EP2763159A1 (en) 2013-01-30 2013-01-30 Improved low resistance contacts for semiconductor devices
US61/758,716 2013-01-30
PCT/EP2014/051782 WO2014177288A1 (en) 2013-01-30 2014-01-30 Improved low resistance contacts for semiconductor devices

Publications (2)

Publication Number Publication Date
CN105474365A true CN105474365A (zh) 2016-04-06
CN105474365B CN105474365B (zh) 2018-02-23

Family

ID=47750422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480019344.5A Expired - Fee Related CN105474365B (zh) 2013-01-30 2014-01-30 用于半导体装置的改善的低电阻接触件

Country Status (8)

Country Link
US (1) US9607858B2 (zh)
EP (2) EP2763159A1 (zh)
JP (3) JP2016510511A (zh)
KR (1) KR20160040441A (zh)
CN (1) CN105474365B (zh)
SG (1) SG11201505963SA (zh)
TW (1) TWI638391B (zh)
WO (1) WO2014177288A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055046A (ja) * 2015-09-11 2017-03-16 トヨタ自動車株式会社 半導体装置の製造方法
FR3113183B1 (fr) * 2020-07-31 2022-07-08 Commissariat Energie Atomique PROCEDE DE FORMATION DE CONTACTS OHMIQUES, NOTAMMENT DE TYPE Ni(GeSn) METTANT EN ŒUVRE UN RECUIT LASER

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146183A1 (en) * 2007-12-07 2009-06-11 Samsung Electronics Co., Ltd. Method of forming a germanium silicide layer, semiconductor device including the germanium silicide layer, and method of manufacturing the semiconductor device
US20100035399A1 (en) * 2008-08-11 2010-02-11 Willy Rachmady Method of forming self-aligned low resistance contact layer
CN102031501A (zh) * 2009-09-28 2011-04-27 复旦大学 一种在衬底上选择性原子层淀积薄膜的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60245220A (ja) * 1984-05-21 1985-12-05 Toshiba Corp 砒化ガリウムへのオ−ム性電極の形成方法
JPS6159725A (ja) * 1984-08-30 1986-03-27 Nec Corp オ−ミツク電極形成方法
US5624869A (en) * 1994-04-13 1997-04-29 International Business Machines Corporation Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen
US20030040130A1 (en) * 2001-08-09 2003-02-27 Mayur Abhilash J. Method for selection of parameters for implant anneal of patterned semiconductor substrates and specification of a laser system
US6703291B1 (en) * 2002-12-17 2004-03-09 Intel Corporation Selective NiGe wet etch for transistors with Ge body and/or Ge source/drain extensions
US20070123042A1 (en) * 2005-11-28 2007-05-31 International Business Machines Corporation Methods to form heterogeneous silicides/germanides in cmos technology
DE102006050360B4 (de) * 2006-10-25 2014-05-15 Infineon Technologies Austria Ag Verfahren zum Erzeugen eines elektrischen Kontakts auf SiC
EP2078307B1 (en) * 2006-11-02 2015-03-25 Imec Removal of impurities from semiconductor device layers
JP5653577B2 (ja) * 2007-08-31 2015-01-14 アイメックImec ゲルマナイド成長の改良方法およびそれにより得られたデバイス
US8105960B2 (en) * 2007-10-09 2012-01-31 International Business Machines Corporation Self-assembled sidewall spacer
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
CN103081065B (zh) * 2010-08-31 2016-04-27 株式会社日本制钢所 激光退火装置及激光退火方法
JP5668414B2 (ja) * 2010-11-01 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
US8247319B1 (en) * 2011-02-07 2012-08-21 International Business Machines Corporation Method to enable the process and enlarge the process window for silicide, germanide or germanosilicide formation in structures with extremely small dimensions
US9284656B2 (en) * 2011-06-06 2016-03-15 International Business Machines Corporation Use of metal phosphorus in metallization of photovoltaic devices and method of fabricating same
US8901414B2 (en) * 2011-09-14 2014-12-02 International Business Machines Corporation Photovoltaic cells with copper grid

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090146183A1 (en) * 2007-12-07 2009-06-11 Samsung Electronics Co., Ltd. Method of forming a germanium silicide layer, semiconductor device including the germanium silicide layer, and method of manufacturing the semiconductor device
US20100035399A1 (en) * 2008-08-11 2010-02-11 Willy Rachmady Method of forming self-aligned low resistance contact layer
CN102031501A (zh) * 2009-09-28 2011-04-27 复旦大学 一种在衬底上选择性原子层淀积薄膜的方法

Also Published As

Publication number Publication date
JP2016510511A (ja) 2016-04-07
TW201447987A (zh) 2014-12-16
KR20160040441A (ko) 2016-04-14
JP2019050392A (ja) 2019-03-28
TWI638391B (zh) 2018-10-11
SG11201505963SA (en) 2015-08-28
EP4085479A1 (en) 2022-11-09
US20150364561A1 (en) 2015-12-17
US9607858B2 (en) 2017-03-28
WO2014177288A1 (en) 2014-11-06
EP2763159A1 (en) 2014-08-06
JP2021061436A (ja) 2021-04-15
CN105474365B (zh) 2018-02-23

Similar Documents

Publication Publication Date Title
Tang et al. Single-crystalline Ni2Ge/Ge/Ni2Ge nanowire heterostructure transistors
TW201820625A (zh) 構造物、其製造方法、半導體元件及電子電路
Yearsley et al. Ultra low-resistance palladium silicide Ohmic contacts to lightly doped n-InGaAs
US9105571B2 (en) Interface engineering to optimize metal-III-V contacts
Shayesteh et al. NiGe contacts and junction architectures for P and As doped germanium devices
Ahn et al. Formation of low-resistivity nickel germanide using atomic layer deposited nickel thin film
Rouis et al. Electrical properties of silicon nanowires Schottky barriers prepared by MACE at different etching time
CN105474365A (zh) 用于半导体装置的改善的低电阻接触件
CN109659363A (zh) 一种氮化镓hemt结构低欧姆接触结构的制备方法
Dalapati et al. Low temperature grown highly texture aluminum alloyed iron silicide on silicon substrate for opto-electronic applications
Çetinkaya et al. Growth and Characterization of CuO Nanostructures on Si for the Fabrication of CuO/p‐Si Schottky Diodes
Manjunath et al. Rapid thermal annealing influences on microstructure and electrical properties of Mo/ZrO2/n-Si/Al MISM junction with a high-k ZrO2 insulating layer
US10192970B1 (en) Simultaneous ohmic contact to silicon carbide
Marshall et al. Nickel silicide metallization for passivated tunneling contacts for silicon solar cells
Panda et al. Schottky barrier characteristics of Cobalt–Nickel silicide/n-Si junctions for scaled-Si CMOS applications
Pelegrini et al. Electrical characterization of Cu2O n-type doped with chlorine
Bucurgat Voltage dependent barrier height, ideality factor and surface states in Au/(NiS-PVP)/n-Si (MPS) type Schottky barrier diodes
Shayesteh et al. N-type doped germanium contact resistance extraction and evaluation for advanced devices
Pascu et al. Improved Ti/Pt/Au-n-Type Si Contacts by Post-Metallization Annealing in Nitrogen Atmosphere
Bourjot et al. Evaluation Of Ni (Si1-xGex) And Pt (Si1-xGex) Contact Resistance For FD-SOI PMOS Metallic Source And Drain
Hou et al. Effect of Ti interlayer on the formation of epitaxial NiSiGe on strained Si 0.8 Ge 0.2
Shin et al. A study on thermal stability improvement in Ni germanide/p-Ge using Co interlayer for Ge MOSFETs
Yang et al. Thermal stability of MoC alloy Schottky contacts on n-type 4H-SiC
Suryana et al. Formation of palladium silicide on heavily doped Si (001) substrates using Ti intermediate layer
Li et al. Reducing Contact Resistance Between Ni-InGaAs and n-In 0.53 Ga 0.47 As using Sn Interlayer in n-In 0.53 Ga 0.47 As MOSFETs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180223