CN105393345B - 金属无pvd传导结构 - Google Patents

金属无pvd传导结构 Download PDF

Info

Publication number
CN105393345B
CN105393345B CN201480039640.1A CN201480039640A CN105393345B CN 105393345 B CN105393345 B CN 105393345B CN 201480039640 A CN201480039640 A CN 201480039640A CN 105393345 B CN105393345 B CN 105393345B
Authority
CN
China
Prior art keywords
region
alloyed
metal
metallic
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480039640.1A
Other languages
English (en)
Other versions
CN105393345A (zh
Inventor
C·沃伊奇克
C·E·尤佐
M·纽曼
T·卡斯基
P·莫纳德吉米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vertical Circuits Inc
Original Assignee
Vertical Circuits Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vertical Circuits Inc filed Critical Vertical Circuits Inc
Publication of CN105393345A publication Critical patent/CN105393345A/zh
Application granted granted Critical
Publication of CN105393345B publication Critical patent/CN105393345B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文公开了结构及其形成方法。在一个实施例中，结构包括区域(102)，其具有相对的第一和第二表面(104,106)。势垒区域(110)覆盖该区域。合金区域(112)覆盖势垒区域。合金区域包括第一金属以及选自由硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)组成的组中的一种或多个元素。

Description

金属无PVD传导结构
技术领域
本发明涉及诸如可结合到微电子组件中的结构以及用于制造这种结构的方法，其中微电子组件可包括未封装的半导体管芯或封装半导体管芯，并且上述结构可以在不使用物理气相沉积(PVD)的情况下制造。
背景技术
诸如半导体芯片的微电子器件通常要求许多与其他电子部件的输入和输出连接。半导体芯片或其他可比较器件的输入和输出接触件通常以基本覆盖器件的表面(通常称为“面积阵列”)的网格状图案设置，或者以细长行设置(其可以平行于器件的前表面的每个边缘并且与器件的前表面的每个边缘相邻地延伸或者在前表面的中心延伸)。通常，诸如芯片的器件必须物理地安装在诸如印刷电路板的衬底上，并且器件的接触件必须电连接至电路板的导电部件。
半导体芯片通常设置在封装件中，这利于在制造芯片期间和将芯片安装在诸如电路板或其他电路板的外部衬底上期间处理芯片。例如，许多半导体芯片被设置在适合于表面安装的封装件中。针对各种应用提出了这种一般类型的多种封装件。更一般地，这种封装件包括介电元件(通常称为“芯片载体”)，其中端子形成为电介质上的镀或蚀刻金属结构。这些端子通常通过诸如沿着芯片载体本身延伸的薄迹线的部件以及通过在芯片的接触件与端子或迹线之间延伸的细导线或线缆来连接至芯片本身。在表面安装操作中，封装件被放置在电路板上，使得封装件上的每个端子与电路板上的对应接触焊盘对准。焊料或其他接合材料被设置在端子和接触焊盘之间。封装件可以通过加热组件以熔化或“回流”焊料或者以其他方式激活接合材料而永久地接合到适当位置。
许多封装件包括焊球形式的焊料块，通常直径在大约0.005mm和大约0.8mm之间，附接至封装件的端子。具有从其底面突出的焊球的阵列的封装件通常被称为球栅阵列或“BGA”阵列。称为连接盘网格阵列或“LGA”封装件的其他封装件通过由焊料形成的薄层或平台固定至衬底。这种类型的封装件可以是非常紧凑的。通常称为“芯片级封装件”的特定封装件占据的电路板面积等于或仅稍大于结合到封装件中的器件的面积。其优点在于，减小了组件的总体尺寸并允许使用衬底上的各个器件之间的短互连，这又限制了器件之间的信号传播时间，因此利于组件的高速操作。
中介层可以设置为具有接触件的互连元件，其顶面和底面在顶面或底面中的一个面处与一个或多个封装或未封装的半导体管芯电连接并且在顶面或底面中的另一面处与另一部件电连接。另一部件在一些情况下可以是封装衬底，该封装衬底又可以与另一部件电连接或者可以是电路板或可以包括电路面板。
虽然现有技术实现了上述所有进步，但还是期望微电子组件、其各个部件(诸如中介层和微电子元件)及其制造方法的进一步改进。
发明内容
本文公开了结构及其制造方法。在一个实施例中，结构可以包括具有相面对的第一和第二表面的区域。势垒区域可以覆盖该区域。合金区域可以覆盖势垒区域。合金区域可以包括第一金属以及选自由硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)组成的组中的一种或多种元素。
在一个实施例中，第一金属包括铜(Cu)、镍(Ni)、钴(Co)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
在一个实施例中，势垒区域包括二氧化硅(SiO2)、氮化硅(SiN)或碳化硅(SiC)、碳氧化硅(SiOC)或氮氧化硅(SiON)中的至少一种。
在一个实施例中，衬底包括硅(Si)。
在一个实施例中，合金区域包括铜-硅(CuSi)或铜-锗(CuGe)。
在一个实施例中，该结构还包括：金属区域，覆盖合金区域。金属区域可以被无电或电解沉积。
在一个实施例中，金属区域包括铜(Cu)、镍(Ni)、金(Au)或铝(Al)中的至少一种。
在一个实施例中，来自合金区域的一种或多种元素的浓度在金属区域中小于约1原子百分比(atom％)。
在一个实施例中，来自合金区域的一种或多种元素的浓度在金属区域内不是均匀分布的。
在一个实施例中，来自合金区域的一种或多种元素的浓度在金属区域内是均匀分布的。
在一个实施例中，金属区域穿过第一表面和第二表面之间的区域的厚度的第一方向上延伸，并且通过势垒区域或合金区域中的至少一个与该区域分离。
在一个实施例中，该区域还包括一个或多个开口。每个开口均在从第一表面朝向第二表面的第一方向上延伸。势垒区域可覆盖每个开口的壁。
在一个实施例中，该结构还包括：金属区域，覆盖合金区域，金属区域至少被无电或电解的至少一种方式沉积。
在一个实施例中，该结构是中介层，并且金属区域在第一表面和第二表面之间提供导电路径。
在一个实施例中，一种结构可包括：硅区域，具有相面对的第一表面和第二表面，并且包括一个或多个开口。每个开口均在从第一表面朝向第二表面的第一方向上延伸。势垒区域可覆盖每个开口的壁。势垒区域可包括氮化硅或碳化硅中的至少一种。合金区域可覆盖势垒区域。合金区域可包括第一金属以及硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种。
在一个实施例中，该结构还包括：金属区域，覆盖合金区域，金属区域包括无电或电解沉积的第一金属。
在一个实施例中，第一金属包括铜(Cu)、镍(Ni)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
在一个实施例中，一种形成结构的方法可包括：沉积覆盖势垒区域的第一表面的第一材料，第一材料包括硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种。势垒区域可覆盖半导体区域的第一表面。可沉积覆盖势垒区域的第一表面的第二材料，第二材料包括第一金属。可以热处理第一材料和第二材料以形成覆盖势垒区域的第一表面的合金区域。
在一个实施例中，该方法还包括：形成覆盖合金区域的金属区域。金属区域通过无电或电解的至少一种方式沉积第二金属来形成。
在一个实施例中，沉积第一材料可进一步包括：形成包括非晶硅或多晶硅中的至少一种的层。
在一个实施例中，第一金属和第二金属包括铜(Cu)。
在一个实施例中，一种形成结构的方法可包括：沉积覆盖势垒区域的第一表面的第一材料，第一材料包括硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种。势垒区域可覆盖至少一个开口的壁，至少一个开口在从半导体区域的第一表面朝向相面对的第二表面的第一方向上延伸。沉积覆盖势垒区域的第一表面的第二材料，第二材料包括第一金属。可以热处理第一材料和第二材料以形成覆盖势垒区域的第一表面的合金区域。
在一个实施例中，该方法还包括：形成覆盖合金区域的金属区域，金属区域在第一表面和第二表面之间提供导电路径。
在一个实施例中，形成金属区域可进一步包括：通过无电或电解的至少一种方式沉积第二金属以形成金属区域。
在一个实施例中，第一金属和第二金属包括铜(Cu)。
在一个实施例中，一种结构可包括：区域，具有相面对的第一表面和第二表面，该区域包括绝缘材料。粘合层可覆盖该区域。合金区域可覆盖粘合层。合金区域可包括第一金属以及选自由硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)组成的组的一种或多种元素。
在一个实施例中，第一金属包括铜(Cu)、镍(Ni)、钴(Co)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
在一个实施例中，绝缘材料包括硼硅酸盐玻璃(BSG)。
在一个实施例中，粘合层包括钛(Ti)或铬(Cr)中的至少一种。
在一个实施例中，粘合层具有小于约5nm的厚度。
附图说明
图1-1示出了根据本发明的一些实施例的结构的侧视图。
图1-2示出了根据本发明的一些实施例的结构的侧视图。
图1-3示出了根据本发明的一些实施例的中介层的侧视图。
图1-4示出了根据本发明的一些实施例的中介层的顶视图。
图2-1示出了根据本发明的一些实施例的制造结构的方法的流程图。
图3-1至图3-5示出了根据本发明的方法的一些实施例的制造结构的阶段。
具体实施方式
以下将详细描述本发明。
本文提到的所有范围包括端点，包括引用两个值“之间”的范围。术语“大约”、“一般”、“基本”等的术语被解释为修改术语或值使其不是绝对的，但不是现有技术理解的。这些术语将通过修改那些术语以使本领域技术人员理解的环境和术语来限定。这至少包括针对用于测量值的给定技术的期望经验误差、技术误差和仪器误差的程度。
应该进一步理解，范围格式的描述仅仅是为了简单和方便而不应解释为对本发明范围的强行限制。因此，范围的描述应该理解为具有具体公开的所有可能的子范围以及该范围内的各个数值。例如，诸如1至6的范围的描述应该解释为具有具体公开的子范围(诸如1至3、1至4、1至5、2至4、2至6、3至6等)以及该范围内的各个数值(例如，1、2、2.3、3、4、5、5.7和6)。不管范围的宽度如何都适用。
如参照衬底在本公开中所适用的，导电元件“位于”衬底表面处的表述是指，当衬底不与任何其他元件组装时，导电元件可用于与从衬底外朝向衬底表面在垂直于衬底表面的方向上移动的理论点接触。因此，位于衬底表面处的端子或其他导电元件可以从这种表面突出；可以与这种表面平齐；或者可以相对于这种表面凹陷到衬底中的孔或凹部中。
本文公开了结构及其制造方法。具体地，结构可以结合到微电子组件中，诸如接合到诸如中介层和/或微电子元件的部件中。本发明的结构结合合金区域，其中可以在不使用物理气相沉积(PVD)的情况下形成合金区域。合金区域例如可以是一个或多个晶种材料和/或晶种层，并且可以用于促进进一步的沉积工艺。PVD工艺可能是不利的，例如在高纵横比(诸如大约20:1至大约100:1的范围或者高于大约100:1)的情况下；并且可能不足以提供连续的晶种层。此外，为了实现高纵横比下的充足覆盖，PVD晶种层会不期望地较厚，例如根据纵横比在大约1.5至大约6微米的范围内。例如，纵横比越大，所要求的PVD晶种层越厚。加厚的PVD晶种层比较薄的晶种层更加昂贵，这至少部分地归因于较低的产量。此外，较厚的PVD晶种层可对衬底引入较大的膜应力，并且在随后的工艺(诸如化学机械抛光(CMP))中需要较长的时间来去除。形成较厚的PVD晶种层还减少了溅射目标的寿命。通常，较厚的PVD晶种层增加了拥有者的紧接步骤以及一个或多个后续步骤的净成本。
出于上述的类似原因，PVD对于形成势垒层也可能是不利的，并且可能会要求势垒层的厚度在大约500nm至大约15,000nm的范围内。在一些示例中，势垒层可要求昂贵的材料，诸如钨(W)、钽(Ta)、钛(Ti)或它们的合金中的一种或多种。PVD势垒层的保形性会稍好于PVD晶种层的保形性，例如与PVD晶种层的大约1至大约3％相比，在大约10:1的纵横比的情况下在大约3至大约5％的范围内。然而，PVD晶种层和势垒层在较大的纵横比(诸如大于约10:1)的情况下通常是不连续的。在这种较大的纵横比的情况下，需要更厚的PVD晶种层和势垒层，并且要求复杂的大量反溅射协议来实现少量连续的晶种层和势垒层。例如，使用该协议，高纵横比部件的下部中的部分PVD晶种和/或势垒层可以是连续的并且薄于约3nm。PVD晶种和/或势垒层的这些薄区域可以在镀期间溶解，在形成于其上的镀区域中产生缺陷。
根据一种实施方式的方法形成合金区域(例如，合金晶种层)，其可以是连续的且比通过PVD形成的晶种层更加保形。在一些实施例中，与通过PVD或其他工艺形成的非合金晶种层相比，合金晶种层在镀工艺期间更加耐受蚀刻。合金区域可以在其覆盖区域上方具有更加均匀的厚度。合金区域还薄于PVD晶种层，尤其是沿着高纵横比部件的上部中的侧壁以及沿着衬底的表面，例如在大约2纳米(nm)至大约200nm的范围内。
根据一种实施方式的方法形成势垒区域，其中势垒区域可以比PVD势垒层更加保形并且可以在其覆盖区域上方具有更加连续均匀的厚度。势垒区域可以较薄，例如在大约5nm至大约200nm的范围内。此外，势垒区域可以使用较便宜的材料和涂覆工艺来形成，同时仍然能够提供对诸如铜(Cu)的金属的充分势垒。
图1-1至图1-4示出了根据本文公开的特定实施方式的结构和工艺的各个示例。结构例如可在微电子组件的任何方面中使用，诸如用于互连结构和/或微电子元件。例如，结构可用作通孔(诸如硅通孔(TSV))或者用于其他互连结构。例如，结构可用于微电子元件，诸如逻辑器件的一部分，和/或在微电子元件上和/或邻近微电子元件的一个或多个逻辑器件之间提供电连接。
图1-1示出了根据本发明的一些实施例的结构。结构100可以包括区域102，其具有第一表面104和相面对的第二表面106。区域102可以是电介质、半导体或其他材料或者它们的组合的衬底，诸如硅晶圆或另一适当的衬底。在一个实施例中，区域102可以包括硅。
结构100可以在区域102的第一表面104处包括势垒区域110。诸如通过任何适当的工艺(例如，化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD))来沉积势垒区域110，或者可以通过使区域102的材料与试剂的反应(诸如通过使用氧化工艺等)来生长势垒区域110。在一些实施例中，势垒区域110可以包括氧化硅(SiOx)、碳化硅(SiC)、碳氧化硅(SiOC)、氮化硅(SiN)或氮氧化硅(SiON)或它们的组合。势垒区域110的厚度可以在大约5nm至大约200nm的范围内。
势垒区域110例如可以用作势垒来限制或防止材料扩散到区域102中或穿过区域102，这会污染并劣化衬底或介电区域、劣化器件性能或者会导致与区域102的电短路，和/或其他不期望的电或可靠性缺陷。势垒区域110的许多变形也是可以的，诸如包括势垒区域具有一层或多层。例如，势垒区域可以包括覆盖区域102的第一层和覆盖第一层的第二层。第一层可以是电绝缘层，诸如介电层。第二层可以是化学绝缘层，诸如限制元素扩散到区域102中。在一些实施例中可以反转第一和第二层在势垒层110内的定位。在一些实施例中，第一和第二层可以由不同材料制成。
结构100可以包括覆盖势垒区域110的合金区域112。合金区域112可以包括导电材料的一层或多层。导电材料可以包括金属、类金属和它们的组合。在一些实施例中，合金区域112可用作用于下述金属区域的无电或电解沉积的种子。合金区域的厚度可以在大约5nm至大约200nm的范围内。在一个实施例中，合金区域可以包括与至少一种半导体材料合金的第一金属。第一金属可以包括铜(Cu)、镍(Ni)、铝(Al)、铟(In)、锡(Sn)、金(Au)、钼(Mo)、钨(W)、钴(Co)、镉(Cd)、它们的合金或它们的组合。半导体材料可以包括至少一种类金属，例如硅(Si)、锗(Ge)、硼(B)、砷(As)、锑(Sb)、碲(Te)或它们的组合。在一些实施例中，合金区域112可以包括CuSi、CuGe或CuSiGe。在一个实施例中，合金区域可包括CuCd或CuSiCd中的至少一种。在一个实施例中，合金区域112可以包括保形或连续的聚合层，其例如通过一种或多种前述方法来沉积。可以利用钯激活聚合层，用于导电材料的无电涂覆。
结构100可以包括覆盖势垒区域110的金属区域114。金属区域114可以通过无电或电解沉积中的至少一种来沉积。金属区域可以包括第一金属和/或第二金属。在一些实施例中，金属区域包括第一金属。在一个示例中，第一金属是Cu。第二金属可以包括Ni、W、它们的合金或它们的组合中的一种或多种。
图1-2示出了根据本发明的一些实施例的结构。结构120包括区域102。如图1-2所示，区域102可包括一个或多个开口122。每个开口122可以在从第一表面104朝向第二表面104的第一方向上延伸。一个或多个开口122可以具有大约20:1至大约50:1的范围内的纵横比。在一个示例中，一个或多个开口可以具有大约50:1或更大的纵横比。势垒区域110可以在每个开口122的壁124处。金属区域114可以填充每个开口122的剩余部分。这些区域102、110、112、114中的每一个都可以包括上文结合图1-1描述的任何实施例和/或其变换。
可选地，结构的一些实施例不需要包括势垒区域110。例如，在一些实施例中，区域102可以包括绝缘材料。示例性绝缘材料可以包括玻璃、二氧化硅、硼硅酸盐玻璃(BSG)等。通过本文公开的方法形成的合金区域可具有粘合至这些材料的难度。因此，如图1-1和图1-2所示，粘合层113可沉积为覆盖区域102。粘合层113可包括钛(Ti)或铬(Cr)。粘合层113可以具有小于约5nm的厚度。粘合层113可通过溅射等进行沉积。
例如，结构120可在微电子组件中用作微电子元件或中介层的一部分。一种这样的示例性中介层在图1-3和图1-4中示出。如图1-3的侧视图所示，中介层130可包括结构120。例如，中介层130可分别在第一和第二表面104、106处包括层132、134。层132、134可以是再分布(RDL)层或后端制程(BEOL)层中的一种。层132、134可以包括分别用于连接至微电子组件的其他部件的接触件136、138。至少一些结构120可电连接接触件136和138。例如。可以在区域102的第二表面106处局部和选择性地去除材料以在第二表面106处露出合金区域112或金属区域114中的至少一个，从而形成与接触件138的电连接。通过示为焊盘或柱(接触件136)或者焊盘(接触件138)，接触件136、138可以是本领域已知的任何类型的接触件。在一个示例中，如图1-3所示，接合元件139(诸如焊球或其他接合元件)可覆盖诸如接触件138的接触件。接合元件可用于将结构120电连接至微电子组件的另一部件。中介层130可以具有任何适当的形状，诸如如图1-4的顶视图所示的具有中心开口140的框架区域。在中心开口内可以设置微电子元件或微电子组件的其他部件。
用于结构的可能应用可以包括中介层、硅通孔(TSV)、电容器结构(例如，DRAM中的存储单元的电容器)等。结构可以在高纵横比(例如，约50:1或者更大)的情况下是更加有利的。
图2示出了根据本发明的一些实施例的用于制造结构的方法200的流程图。以下根据结构的制造阶段描述方法200；然而，方法200可以应用于本发明的其他实施例，诸如结构100或其他结构。
如图3-1所示，区域102可以设置为其中形成有一个或多个开口122。势垒区域110可形成在每个开口122的壁124处。势垒区域110可以用作电绝缘和化学绝缘区域。在202中，可以在势垒区域110的第一表面111处沉积第一材料302。第一材料可以包括Si、Ge、B、AS、Sb、Te、Cd或它们的组合中的至少一种。第一材料302可以以大约250摄氏度以下的温度通过任何适当的工艺来沉积，诸如CVD、低压化学气相沉积(LPCVD)、PECVD、电子回旋共振(ECR)、ALD等。当使用化学沉积工艺时，第一材料可由一个或多个前体来沉积，或者可以包括在沉积在第一表面111处的一个或多个前体中。例如，对于硅沉积来说，一个或多个前体可以包括硅烷(SiH4)、硅烷和氮的混合物、硅烷部分和氢的混合物等中的一种或多种，以例如在大约350摄氏度以下的温度下沉积非晶硅和/或多晶硅层。例如，Ge的层可以由有机锗前体沉积，例如乙醇锗，诸如三氯化二甲氨基锗。在一个实施例中，在204中，沉积的第一材料302可以在涂覆第二材料之前利用激光结晶化而退火或结晶化。
在204中，如图3-2所示，可以在势垒区域110的第二表面111处沉积第二材料304。在一些实施例中，第二材料可以包括第一金属。例如，第二材料可以是包括第一金属的前体，其中前体被沉积在第一表面处并进一步进行反应。在一些实施例中，第二材料可以是第一金属。例如，包括第一金属的一个或多个前体可以在第一表面上方反应，并且第一金属可以沉积在第一表面111处。第二材料304可以通过用于沉积第一材料302的相同工艺来沉积。此外，第一和第二材料302、304可以任何顺序或同时沉积。在一个实施例中，第二材料可以通过无电或电解镀方法来沉积。在一个实施例中，第二材料304(诸如铜、镍、钴、镉或它们的合金)可以由电阻金属电镀浴来电化学地沉积，其包含大量的金属配位剂和小浓度的金属离子(基本小于约0.1M，或者在大约0.05至大约0.001M的范围内)。浴的pH可以在大约7至大约11的范围内。沉积温度可以从大约5摄氏度以下到大约75摄氏度的范围内。
在206中，如图3-3所示，第一和第二材料302、304可以被热处理以形成合金区域112。热处理可以在大约80至大约420摄氏度的范围内的温度下执行。在一个实施例中，沉积的第一材料302和第二材料304可以使用激光或多频微波结晶方法来处理以形成合金，诸如硅化物或锗化物，诸如硅化铜或锗化铜。在一个或多个随后的处理步骤之前，激光退火处理可以减小第一和第二材料302、304的电阻率。热处理可以在真空、惰性气氛或者包含酒精部分的还原或惰性气氛中的一种或多种条件下执行。在208中，如图3-4所示，金属区域114可以使用无电或电解沉积中的至少一种来形成。可以通过电解沉积来完整沉积金属区域114，因为合金区域112(可在电解工艺期间用作电子交流层)的预先存在。金属区域114可填充开口的剩余部分并覆盖合金区域112。合金区域112可以利于金属区域114的均匀沉积，其可以基本没有空隙，这是因为开口122内的合金区域112的共形涂覆。
如图3-5所示，可以去除来自金属区域114的材料，例如覆盖第一表面102和开口122的部分。可以通过任何适当的工艺来去除材料，诸如化学机械抛光(CMP)、蚀刻等。在一个实施例中，金属区域中的晶粒可以在平面化工艺之前通过热处理来稳定。热稳定处理可以将一种或多个杂质引入金属区域114中。杂质例如可以包括来自区域102、势垒区域110或合金区域114中的一个或多个的材料。金属区域内杂质的浓度可以小于约2原子百分比(atomic％)，并且优选小于约1.5atomic％，更优选小于约1atomic％。在热温度处理之后，来自合金区域112的一些元素可以扩散到金属区域114中。在热处理步骤之后，在一个实施例中，诸如在合金区域包括钴和镉的示例中，金属区域114内的硅的浓度小于约1原子百分比(atomic％)，优选小于约0.5atomic％，并且镉在金属区域114中的浓度小于约2atomic％且优选小于约0.2atomic％。在合金区域包括硼的一个实施例中，金属区域内硼的浓度(原子浓度)小于约200ppm，且优选小于约50ppm。在合金区域包括硅、硼、锗、镉和铟中的一种或多种的一个实施例中，从合金区域扩散到金属区域中的这些元素的总浓度小于约1.5atomic％，且优选小于约1atomic％。合金区域112的扩散到金属区域114中的元素(诸如硅、铟、镉和/或硼)的分布可以是均匀的或者不均匀的。金属区域114中引入非常少量的杂质(诸如从合金区域112扩散的一种或多种元素，诸如硅、铟、锗、镉和/或硼)可以提高机械强度和金属区域114的疲劳寿命至少约50％，而不显著增加金属区域114的电阻。将杂质(诸如来自合金区域的元素)引入金属区域114的可选或附加优势可以包括器件(诸如包括布线结构(例如RDL和/或BEOL结构)的器件或其他器件)更高的电子迁移寿命。在另一实施例中，可以去除材料的一部分，例如达到合金区域112上方剩余的大约0.3至大约2微米的厚度。然后，金属区域可以被稳定，之后去除材料的剩余部分直到大约势垒区域110的第一表面111。在又一实施例中，可以去除材料的一部分，诸如达到合金区域112上方的剩余部分的大约2至大约5微米的厚度。然后，金属区域114的顶面之后被图案化来用于再分布布线，并且诸如通过蚀刻去除金属区域114和/或覆盖势垒区域110的其他区域的不想要的部分。结构可以被清洗和热处理以稳定晶粒结构。
本文公开的方法对于高纵横比部件来说是进一步有利的。例如，本发明的方法可以允许使用200um厚的晶圆，其不要求薄晶圆的特殊处理和接合-分离处理。相反，PVD工艺可要求较薄的晶圆，这要求特殊处理和接合-分离处理。接合-分离工艺的限制可以包括产量和温度范围。例如，用于接合的粘合剂可在达到约250摄氏度的温度下使用。然而，通过不要求较薄的晶圆，本发明的方法可以包括达到约600摄氏度的处理、更高的产量。
尽管参照特定实施例描述了本发明，但应该理解，这些实施例仅仅是本发明的原理和应用的示例。因此，应该理解，可以对所示实施例进行各种修改，并且可以在不背离由所附权利要求限定的本发明的精神和范围的情况下得到其他配置。

Claims (21)

1.一种结合到微电子组件中的结构，包括：
衬底区域，具有相面对的第一表面和第二表面以及开口，所述开口具有在从所述第一表面朝向所述第二表面的第一方向上延伸的壁；
势垒区域，覆盖所述衬底区域的所述开口的所述壁并且沿所述壁在所述第一方向上延伸，所述势垒区域包括二氧化硅(SiO2)、碳化硅(SiC)、碳氧化硅(SiOC)、和氮氧化硅(SiON)中的至少一种；
合金区域，位于所述势垒区域上，沿所述壁在所述第一方向上延伸，所述合金区域包括第一金属以及选自由硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)组成的组中的一种或多种元素，
其中所述结构还包括：
金属区域，覆盖所述合金区域，所述金属区域被无电或电解的至少一种方式沉积，
并且其中来自所述合金区域的一种或多种元素的浓度在所述金属区域中小于1原子百分比(atom％)。
2.根据权利要求1所述的结构，其中所述第一金属包括铜(Cu)、镍(Ni)、钴(Co)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
3.根据权利要求1所述的结构，其中所述衬底区域包括硅(Si)。
4.根据权利要求1所述的结构，其中所述合金区域包括铜-硅(CuSi)或铜-锗(CuGe)。
5.根据权利要求1所述的结构，其中所述金属区域包括铜(Cu)、镍(Ni)、金(Au)或铝(Al)中的至少一种。
6.根据权利要求1所述的结构，其中来自所述合金区域的所述一种或多种元素的浓度在所述金属区域内不是均匀分布的。
7.根据权利要求1所述的结构，其中来自所述合金区域的所述一种或多种元素的浓度在所述金属区域内是均匀分布的。
8.根据权利要求1所述的结构，其中所述金属区域在穿过所述第一表面和所述第二表面之间的所述衬底区域的厚度的第一方向上延伸，并且通过所述势垒区域或所述合金区域中的至少一个与所述衬底区域分离。
9.根据权利要求1所述的结构，其中所述结构是中介层，并且所述金属区域在所述第一表面和所述第二表面之间提供导电路径。
10.一种结合到微电子组件中的结构，包括：
硅区域，具有相面对的第一表面和第二表面，并且包括一个或多个开口，每个开口均在从所述第一表面朝向所述第二表面的第一方向上延伸，
势垒区域，覆盖每个开口的壁，所述势垒区域包括氮化硅或碳化硅中的至少一种；以及
合金区域，覆盖所述势垒区域，所述合金区域包括第一金属以及硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种，
其中所述结构还包括：
金属区域，覆盖所述合金区域，所述金属区域包括无电或电解沉积的第一金属，
并且其中来自所述合金区域的一种或多种元素的浓度在所述金属区域中小于1原子百分比(atom％)。
11.根据权利要求10所述的结构，其中所述第一金属包括铜(Cu)、镍(Ni)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
12.一种形成结合到微电子组件中的结构的方法，包括：
沉积覆盖势垒区域的第一表面的第一材料，所述第一材料包括硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种，所述势垒区域覆盖半导体区域的第一表面；
之后沉积覆盖所述势垒区域的第一表面的第二材料，所述第二材料包括第一金属；以及
热处理所述第一材料和所述第二材料以形成覆盖所述势垒区域的第一表面的合金区域，
其中所述方法还包括：
形成覆盖所述合金区域的金属区域，所述金属区域通过无电或电解的至少一种方式沉积第二金属来形成，
并且其中来自所述合金区域的一种或多种元素的浓度在所述金属区域中小于1原子百分比(atom％)。
13.根据权利要求12所述的方法，其中沉积所述第一材料还包括：
形成包括非晶硅或多晶硅中的至少一种的层。
14.根据权利要求12所述的方法，其中所述第一金属和所述第二金属包括铜(Cu)。
15.一种形成结合到微电子组件中的结构的方法，包括：
沉积覆盖势垒区域的第一表面的第一材料，所述第一材料包括硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)中的至少一种，所述势垒区域覆盖至少一个开口的壁，所述至少一个开口在从半导体区域的第一表面朝向相面对的第二表面的第一方向上延伸；
之后沉积覆盖所述势垒区域的第一表面的第二材料，所述第二材料包括第一金属；以及
热处理所述第一材料和所述第二材料以形成覆盖所述势垒区域的第一表面的合金区域，
其中所述方法还包括：
形成覆盖所述合金区域的金属区域，所述金属区域在所述第一表面和所述第二表面之间提供导电路径，
并且其中来自所述合金区域的一种或多种元素的浓度在所述金属区域中小于1原子百分比(atom％)。
16.根据权利要求15所述的方法，其中形成所述金属区域还包括：
通过无电或电解的至少一种方式沉积第二金属以形成所述金属区域。
17.根据权利要求16所述的方法，其中所述第一金属和所述第二金属包括铜(Cu)。
18.一种结合到微电子组件中的结构，包括：
区域，具有相面对的第一表面和第二表面，所述区域包括绝缘材料，所述绝缘材料包括硼硅酸盐玻璃(BSG)；
粘合层，覆盖所述区域；
合金区域，覆盖所述粘合层，所述合金区域包括第一金属以及选自由硅(Si)、锗(Ge)、铟(Id)、硼(B)、砷(As)、锑(Sb)、碲(Te)或镉(Cd)组成的组的一种或多种元素，
其中所述结构还包括：
金属区域，覆盖所述合金区域，所述金属区域被无电或电解沉积，
并且其中来自所述合金区域的一种或多种元素的浓度在所述金属区域中小于1原子百分比(atom％)。
19.根据权利要求18所述的结构，其中所述第一金属包括铜(Cu)、镍(Ni)、钴(Co)、铝(Al)、锡(Sn)、金(Au)、钼(Mo)或钨(W)中的一种或多种。
20.根据权利要求18所述的结构，其中所述粘合层包括钛(Ti)或铬(Cr)中的至少一种。
21.根据权利要求20所述的结构，其中所述粘合层具有小于5nm的厚度。
CN201480039640.1A 2013-05-20 2014-05-20 金属无pvd传导结构 Active CN105393345B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/897,956 2013-05-20
US13/897,956 US8981564B2 (en) 2013-05-20 2013-05-20 Metal PVD-free conducting structures
PCT/US2014/038711 WO2014189881A1 (en) 2013-05-20 2014-05-20 Metal pvd-free conducting structures

Publications (2)

Publication Number Publication Date
CN105393345A CN105393345A (zh) 2016-03-09
CN105393345B true CN105393345B (zh) 2018-06-22

Family

ID=51210734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480039640.1A Active CN105393345B (zh) 2013-05-20 2014-05-20 金属无pvd传导结构

Country Status (5)

Country Link
US (2) US8981564B2 (zh)
EP (1) EP3000127B1 (zh)
KR (1) KR101999197B1 (zh)
CN (1) CN105393345B (zh)
WO (1) WO2014189881A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11091370B2 (en) 2013-05-02 2021-08-17 Pallidus, Inc. Polysilocarb based silicon carbide materials, applications and devices
US11014819B2 (en) 2013-05-02 2021-05-25 Pallidus, Inc. Methods of providing high purity SiOC and SiC materials
US9657409B2 (en) 2013-05-02 2017-05-23 Melior Innovations, Inc. High purity SiOC and SiC, methods compositions and applications
US10322936B2 (en) 2013-05-02 2019-06-18 Pallidus, Inc. High purity polysilocarb materials, applications and processes
US9919972B2 (en) 2013-05-02 2018-03-20 Melior Innovations, Inc. Pressed and self sintered polymer derived SiC materials, applications and devices
US9627575B2 (en) 2014-09-11 2017-04-18 International Business Machines Corporation Photodiode structures
KR20220155608A (ko) 2014-09-25 2022-11-23 멜리어 이노베이션즈, 인크. 폴리실로카브 계열 탄화 규소 물질, 이의 응용 및 장치
US9971970B1 (en) * 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
CN108028245A (zh) * 2015-09-23 2018-05-11 南洋理工大学 半导体器件及形成其的方法
EP3353339A4 (en) 2015-09-24 2019-05-08 Melior Innovations Inc. STEAM-VAPOR DEPOSITION APPARATUS AND TECHNIQUES USING SILICON CARBIDE DERIVED FROM HIGH-PURITY POLYMER
JP6450296B2 (ja) * 2015-10-05 2019-01-09 浜松ホトニクス株式会社 配線構造体、及び配線構造体の製造方法
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
CN108615704B (zh) * 2018-03-27 2020-05-08 中国科学院上海微系统与信息技术研究所 一种硅通孔互连的制作工艺、由此形成的硅通孔互连结构及其应用
FR3096830B1 (fr) 2019-05-27 2021-06-18 St Microelectronics Crolles 2 Sas Elément d'interconnexion et son procédé de fabrication
TW202236570A (zh) * 2021-03-12 2022-09-16 華東科技股份有限公司 系統級封裝
KR102559949B1 (ko) * 2022-12-15 2023-07-26 주식회사 에프엠에스 유리 기판을 관통하는 홀의 형성 방법 및 금속 플러그 형성 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083829A (en) * 1998-05-22 2000-07-04 Taiwan Semiconductor Manufacturing Company Use of a low resistivity Cu3 Ge interlayer as an adhesion promoter between copper and tin layers
US6541860B1 (en) * 2001-06-05 2003-04-01 Advanced Micro Devices, Inc. Barrier-to-seed layer alloying in integrated circuit interconnects
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
CN101924096A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 硅通孔结构及其形成工艺
CN102822308A (zh) * 2010-03-29 2012-12-12 旭硝子株式会社 研磨剂、研磨方法及半导体集成电路装置的制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214731B1 (en) * 1998-03-25 2001-04-10 Advanced Micro Devices, Inc. Copper metalization with improved electromigration resistance
US6492266B1 (en) * 1998-07-09 2002-12-10 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
KR100376810B1 (ko) * 1998-09-23 2003-06-12 유나이티드 마이크로일렉트로닉스 코퍼레이션 배리어막을갖는반도체소자및그제조방법
US6046108A (en) * 1999-06-25 2000-04-04 Taiwan Semiconductor Manufacturing Company Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby
JP2005528776A (ja) * 2001-09-26 2005-09-22 アプライド　マテリアルズ　インコーポレイテッド バリア層とシード層の一体化
KR100602087B1 (ko) * 2004-07-09 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP5094019B2 (ja) * 2005-01-21 2012-12-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8072075B2 (en) * 2006-09-04 2011-12-06 Nicolas Jourdan CuSiN/SiN diffusion barrier for copper in integrated-circuit devices
FR2935713B1 (fr) 2008-09-08 2010-12-10 Alchimer Procede de reparation de couches barrieres a la diffusion du cuivre sur substrat solide semi-conducteur ; kit de reparation pour la mise en oeuvre de ce procede
JP4441658B1 (ja) 2008-12-19 2010-03-31 国立大学法人東北大学 銅配線形成方法、銅配線および半導体装置
WO2010079816A1 (ja) * 2009-01-09 2010-07-15 日本電気株式会社 半導体装置及びその製造方法
US8053861B2 (en) 2009-01-26 2011-11-08 Novellus Systems, Inc. Diffusion barrier layers
JP5568811B2 (ja) 2011-04-01 2014-08-13 学校法人 関西大学 基板中間体、基板及び貫通ビア電極形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083829A (en) * 1998-05-22 2000-07-04 Taiwan Semiconductor Manufacturing Company Use of a low resistivity Cu3 Ge interlayer as an adhesion promoter between copper and tin layers
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
US6541860B1 (en) * 2001-06-05 2003-04-01 Advanced Micro Devices, Inc. Barrier-to-seed layer alloying in integrated circuit interconnects
CN101924096A (zh) * 2009-06-12 2010-12-22 台湾积体电路制造股份有限公司 硅通孔结构及其形成工艺
CN102822308A (zh) * 2010-03-29 2012-12-12 旭硝子株式会社 研磨剂、研磨方法及半导体集成电路装置的制造方法

Also Published As

Publication number Publication date
US9379008B2 (en) 2016-06-28
EP3000127B1 (en) 2019-04-24
KR20160013066A (ko) 2016-02-03
US20150162241A1 (en) 2015-06-11
US20140339702A1 (en) 2014-11-20
EP3000127A1 (en) 2016-03-30
WO2014189881A1 (en) 2014-11-27
US8981564B2 (en) 2015-03-17
CN105393345A (zh) 2016-03-09
KR101999197B1 (ko) 2019-07-11

Similar Documents

Publication Publication Date Title
CN105393345B (zh) 金属无pvd传导结构
CN102832165B (zh) 经过改进的用于双镶嵌工艺的间隙填充方法
US8766372B2 (en) Copper-filled trench contact for transistor performance improvement
US8372739B2 (en) Diffusion barrier for integrated circuits formed from a layer of reactive metal and method of fabrication
CN100583427C (zh) 用于微电子元件的金属互连结构
US6998342B2 (en) Electronic device manufacturing method
CN113206036A (zh) 半导体结构
CN102971840A (zh) 用于金属化的方法、器件和材料
KR100712358B1 (ko) 반도체 소자의 다마신 배선 형성 방법 및 그에 의해 형성된다마신 배선 구조체
US20090166867A1 (en) Metal interconnect structures for semiconductor devices
CN101414576A (zh) 半导体器件及形成其阻挡金属层的方法
KR20200011197A (ko) 나노결정질 그래핀 캡층을 포함하는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자
US7531451B2 (en) SIP semiconductor device and method for manufacturing the same
US11552018B2 (en) Chemical direct pattern plating method
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100738211B1 (ko) 반도체 장치의 박막 및 금속 배선 형성 방법
US20230215807A1 (en) Chemical direct pattern plating method
KR100680940B1 (ko) 반도체 소자의 금속배선 형성방법
KR20030059489A (ko) 금속배선 확산방지막을 구비한 반도체 소자의 제조방법
KR100662967B1 (ko) 실리사이드를 이용한 반도체 배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant